「.vg2」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The D/A conversion circuit includes a first and second D/A converters DACA, DACB which output a first and second voltages VG1, VG2.例文帳に追加

Ｄ／Ａ変換回路は第１、第２の電圧ＶＧ１、ＶＧ２を出力する第１、第２のＤ／Ａ変換器ＤＡＣＡ、ＤＡＣＢを含む。 - 特許庁

A driver circuit 10 creates first and second gate voltages Vg1 and Vg2 which are applied to the gate terminal of each transistor based on a PWM signal Vpwm.例文帳に追加

ドライバ回路１０は、ＰＷＭ信号Ｖｐｗｍにもとづき、各トランジスタのゲート端子に印加すべき第１、第２ゲート電圧Ｖｇ１、Ｖｇ２を生成する。 - 特許庁

The gate voltages Vg1, Vg2 are appropriately controlled under a prescribed voltage condition for suppressing a difference in response characteristics between the two diode elements PD1, PD2.例文帳に追加

そして２つのダイオード素子ＰＤ１，ＰＤ２の応答特性の違いを抑えるような所定の電圧条件で、適切にゲート電圧Ｖｇ１，Ｖｇ２を制御する。 - 特許庁

The output of the operational amplifier OP is connected to a gate terminal VG2 of the transistor M2 via a gate terminal VG1 of the transistor M1 and a low pass filter LPF.例文帳に追加

このオペアンプＯＰの出力は、トランジスタＭ１のゲート端子ＶＧ１、ローパスフィルタＬＰＦを介してトランジスタＭ２のゲート端子ＶＧ２に接続される。 - 特許庁

On the other hand, the gate terminal voltage Vg is dropped instantaneously from Vg1 to Vg2 at an arbitrary timing in order to supply power to a control circuit 6.例文帳に追加

また、制御回路６に電力が供給されるように、任意のタイミングでゲート端子電圧Ｖｇを電圧Ｖｇ１からＶｇ２に瞬間的に低下させる。 - 特許庁

A delay circuit 38 creates a mask signal Vmsk which goes high upon elapsing a predetermined delay time τ after the second gate voltage Vg2 goes high.例文帳に追加

遅延回路３８は、第２ゲート電圧Ｖｇ２がハイレベルになってから所定の遅延時間τ経過後にハイレベルとなるマスク信号Ｖｍｓｋを生成する。 - 特許庁

The first to Nth data line driver circuits 60-1 to 60-N include grayscale generation amplifiers 62-1 to 62-N that each sample the first and second grayscale voltages VG1 and VG2, and generate a grayscale voltage between the first and second grayscale voltages VG1 and VG2.例文帳に追加

第１〜第Ｎのデータ線駆動回路６０-1〜６０-Nは、第１〜第Ｎのサンプリング期間においてＤ／Ａ変換回路５２から出力された第１、第２の階調電圧ＶＧ１、ＶＧ２をサンプリングし、第１、第２の階調電圧ＶＧ１、ＶＧ２の間の階調電圧を生成する階調生成アンプ６２-1〜６２-Nを含む。 - 特許庁

The first and second inversion layers 23 and 24 are contacted to each other in response to the first and second gate voltages Vg1 and Vg2, thereby obtaining an electrical connection between the first and second impurity regions 15 and 16.例文帳に追加

第１、第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１、第２反転層２３、２４が接触し、第１、第２不純物領域１５、１６間が導通する。 - 特許庁

A gate voltage Vg2 is changed in a state with an anode voltage Vp2 set at a fixed voltage so as to control an on-off state concerning the second diode element PD2.例文帳に追加

第２のダイオード素子ＰＤ２については、アノード電圧Ｖｐ２を固定電圧にした状態でゲート電圧Ｖｇ２を変化させることによりオン・オフ状態を制御する。 - 特許庁

The output voltage Vg2' from the forced off switch SW1 is inputted to the gate terminal of an auxiliary transistor M3 connected in parallel with the synchronous rectification transistor M2.例文帳に追加

補助トランジスタＭ３は、ゲート端子に強制オフスイッチＳＷ１の出力電圧Ｖｇ２’が入力され、同期整流用トランジスタＭ２と並列に接続される。 - 特許庁

A comparator 13 compares gate voltage VG2 of a MOS transistor M2 with reference voltage Vr2 lower than the threshold value voltage Vth to decide an on/off condition of the MOS transistor M2.例文帳に追加

コンパレータ１３は、ＭＯＳトランジスタＭ２のゲート電圧ＶG2と、しきい値電圧Ｖthよりも低い基準電圧Ｖr2とを比較し、ＭＯＳトランジスタＭ２のオンオフ状態を判定する。 - 特許庁

A delay circuit 60 imparts a predetermined delay to the output voltage Vg2' from the forced off switch SW1 and provides an output signal to the gate terminal of the synchronous rectification transistor M2.例文帳に追加

遅延回路６０は、強制オフスイッチＳＷ１の出力電圧Ｖｇ２’に所定の遅延を与え、同期整流用トランジスタＭ２のゲート端子に出力する。 - 特許庁

A driver circuit 20 generates first and second gate voltages Vg1, Vg2 applied to gates of a switching transistor M1 and a transistor M2 for synchronous rectification on the basis of the pulse signal SIG 10.例文帳に追加

ドライバ回路２０は、パルス信号ＳＩＧ１０にもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のゲートに印加する第１、第２ゲート電圧Ｖｇ１、Ｖｇ２を生成する。 - 特許庁

Values of the three resistors 7 to 9 are selected such that the internally divided voltage is within a range between reference electric power supply potential VC2 and reference ground potential VG2 of the ECU 3.例文帳に追加

内分された電圧は、ＥＣＵ３の基準電源電位ＶＣ２と基準グランド電位ＶＧ２との間の電圧範囲内となるように三つの抵抗器７〜９の値が選択される。 - 特許庁

A drive circuit 20 has a gate drive section 21 for applying gate voltages Vg1, Vg2 to a bidirectional switch 10, and a control section 22 for controlling the operation of the gate drive section 21.例文帳に追加

駆動回路２０は、双方向スイッチ１０にゲート電圧Ｖｇ１，Ｖｇ２を印加するゲート駆動部２１と、ゲート駆動部２１の動作を制御する制御部２２とを有している。 - 特許庁

A driver circuit 10 creates first and second gate voltages Vg1 and Vg2 of a switching transistor M1 and a synchronous rectification transistor M2 based on a PWM signal Vpwm output from a PWM control section 20.例文帳に追加

ドライバ回路１０は、ＰＷＭ制御部２０から出力されるＰＷＭ信号Ｖｐｗｍにもとづき、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のゲート電圧Ｖｇ１、Ｖｇ２を生成する。 - 特許庁

At the initial stage of dead time, first off state is brought about by employing the gate signal Vg1 or Vg2 of Hi-MOSFET 2 or Lo-MOSFET 3 on the turn-off side as an output voltage Voff1.例文帳に追加

デッドタイムの初期時にはＨｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３のうちオフする側のゲート信号Ｖｇ１、Ｖｇ２を出力電圧Ｖｏｆｆ１とすることで、第１オフ状態にする。 - 特許庁

Specifically, the control section 22 adjusts the driving signal given to the gate drive section 21 such that the gate voltages Vg1, Vg2 increase as the interpolar voltage increases while the on/off signal is "H".例文帳に追加

ここで、制御部２２は、オンオフ信号が「Ｈ」の期間において、極間電圧が大きくなるほどゲート電圧Ｖｇ１，Ｖｇ２が大きくなるように、ゲート駆動部２１に与える駆動信号を調節する。 - 特許庁

The first bias voltage Vg1 of the amplifier Q1 is set to be higher than the second bias voltage Vg2 of the amplifier Q2 so that the amplifier Q1 is operational between Class B and AB, and Q2 is operational in Class C.例文帳に追加

Ｑ１がＢ級からＡＢ級までのいずれかの級で動作しＱ２が未満のＣ級で動作するように、Ｑ１の第１バイアス電圧Ｖｇ１は、Ｑ２の第２バイアス電圧Ｖｇ２よりも高い。 - 特許庁

A gate signal VG1 is generated by a PWM pulse generating unit 203 in accordance with the command value i*, and a gate signal vG2 obtained by amplifying the signal vG1 by an amplifier 21 controls respective switching devices in the inverter 10.例文帳に追加

指令値ｉ^*によりＰＷＭパルス発生部２０３でゲート信号ｖ__G1が生成され、増幅器２１で信号増幅されたゲート信号ｖ_G2がインバータ１０内の各スイッチング素子を制御する。 - 特許庁

In the control circuit 100 of a step-down switching regulator 200, a driver circuit 10 produces first and second gate voltages Vg1 and Vg2 on the basis of a pulse width modulation signal Vpwm subjected to duty ratio control.例文帳に追加

降圧型スイッチングレギュレータ２００の制御回路１００において、ドライバ回路１０は、デューティ比が制御されるパルス幅変調信号Ｖｐｗｍにもとづき、第１、第２ゲート電圧Ｖｇ１、Ｖｇ２を生成する。 - 特許庁

Specifically, the control section 22 adjusts the driving signal given to the gate drive section 21 such that the gate voltages Vg1, Vg2 increase as the low potential side gate currents Ig1, Ig2 decrease while the on/off signal is "H".例文帳に追加

ここで、制御部２２は、オンオフ信号が「Ｈ」の期間において、低電位側のゲート電流Ｉｇ１，Ｉｇ２が小さくなるほどゲート電圧Ｖｇ１，Ｖｇ２が大きくなるように、ゲート駆動部２１に与える駆動信号を調節する。 - 特許庁

A bias circuit 44 supplies a bias voltage VB generated so that the fluctuation of a gate voltage Vg2 of the second MOS transitory Q12 at the time of turning on the output currents Iout can be reduced to the gate of the second MOS transistor Q12.例文帳に追加

バイアス回路４４は、出力電流Ｉout のオン時における第２ＭＯＳトランジスタＱ１２のゲート電圧Ｖｇ２の変動を少なくするように生成したバイアス電圧ＶＢを第２ＭＯＳトランジスタＱ１２のゲートに供給する。 - 特許庁

A second kind acceleration signal generating section 5 extracts an acceleration signal component contained in the detected oscillating components from the angular velocity sensor section 2 and outputs the extracted acceleration signals as a second kind acceleration signals Vg2.例文帳に追加

第二種加速度信号生成部５は、角速度センサ部２からの被検出振動成分に含まれる加速度信号成分を抽出し、その抽出した加速度信号を第二種加速度信号Ｖｇ２として出力する。 - 特許庁

A driving circuit 20 applies an anode voltage Va to a screen 12 during driving of a CRT device 1, applies a pulling-out voltage Vg2 to a pulling-out electrode 114 and supplies electric power to the both terminals of a heater 112 from a heater power supply 21.例文帳に追加

駆動回路２０は、ＣＲＴ装置１の駆動時にスクリーン１２に陽極電圧Ｖａを印加し、引出し電極１１４に引出し電圧Ｖｇ２を印加し、ヒータ電源２１からヒータ１１２の両端子に電力を供給している。 - 特許庁

A NOR gate 22 and an AND gate 23, to which a low level voltage VDDL of a first power supply voltage is applied, receive an input signal Vin from an input terminal 50 and an input signal Vin' delayed by a delay section 21 and provide outputs of gate voltages VG1 and VG2.例文帳に追加

入力端子５０からの入力信号Ｖinと遅延部２１で遅延させた入力信号Ｖin’を、第１の電源電圧の低電位電圧ＶＤＤＬが供給されるＮＯＲゲート２２とＡＮＤゲート２３に入力、各々出力をゲート電圧ＶＧ１とゲート電圧ＶＧ２とする。 - 特許庁

A threshold generating portion 40 is the voltage synchronized with the second gate voltage Vg2, which is brought to a high level in a period where the transistor M2 for the synchronous rectification should be turned off, and generates a threshold voltage Vth which is brought to a low level in a period where the transistor M2 for the synchronous rectification should be turned on.例文帳に追加

しきい値電圧生成部４０は、第２ゲート電圧Ｖｇ２と同期した電圧であって、同期整流用トランジスタＭ２がオフすべき期間においてハイレベルとなり、同期整流用トランジスタＭ２がオンすべき期間においてローレベルとなるしきい値電圧Ｖｔｈを生成する。 - 特許庁

Using a carrier amplifier 12 and a peak amplifier 13 having a common element of devices such as a wafer lot or manufacturing timing, a bias voltage Vg2 to the peak amplifier 13 is generated from a bias voltage Vg1 to the carrier amplifier 12 and a predetermined offset voltage Voffset.例文帳に追加

キャリア増幅器１２とピーク増幅器１３とで、ウェハロットや製造時期等のデバイスに関する共通要素を持つものを用い、ピーク増幅器１３に対するバイアス電圧Ｖｇ２を、キャリア増幅器１２に対するバイアス電圧Ｖｇ１と、所定のオフセット電圧Ｖｏｆｆｓｅｔとから生成する。 - 特許庁

A second gate electrode 20 is provided on the second surface 14b via a second gate insulating film 21 so that one side of a second inversion layer 24 induced by application of a second gate voltage Vg2 contacts the second impurity region 16, and the other side is spaced apart from the first impurity region 15.例文帳に追加

第２ゲート電極２０は、第２ゲート絶縁膜２１を介して第２の面１４ｂに、第２ゲート電圧Ｖｇ２が印加されると生じる第２反転層２４の一側が第２不純物領域１６に接触し、他側が第１不純物領域１５から離間するように配設されている。 - 特許庁

When both Hi-MOSFET 2 and Lo-MOSFET 3 are turned on, the gate signal Vg1 or Vg2 of Hi-MOSFET 2 or Lo-MOSFET 3 on the turn-off side is switched to an output voltage Voff2, thus bringing about second off state.例文帳に追加

次に、Ｈｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３の他方をオンさせる際には、それに先立ってＨｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３のうちオフした側のゲート信号Ｖｇ１、Ｖｇ２を出力電圧Ｖｏｆｆ２に切替え、第２オフ状態にする。 - 特許庁

The acceleration signals detected at and outputted from the acceleration sensor section 3 are defined as the first kind acceleration signals Vg1 and then based on the first kind acceleration signals concerned Vg1 and the second kind acceleration signals Vg2, an anomaly detecting section 5a implements not both but only one of anomalies detections of, at least, the angular velocity sensor section 2 and the acceleration sensor section 3.例文帳に追加

異常検知部５ａは、加速度センサ部３にて検出・出力される加速度信号を第一種加速度信号Ｖｇ１として、該第一種加速度信号Ｖｇ１と第二種加速度信号Ｖｇ２とに基づき、角速度センサ部２と加速度センサ部３との少なくともいずれかの異常検知を行なう。 - 特許庁

An abnormality detection part 5a takes an acceleration signal detected/outputted by the acceleration sensor part 3 as a first class acceleration signal Vg1, and performs abnormality detection of at least either the angular velocity sensor part 2 or the acceleration sensor part 3 based on the first class acceleration signal Vg1 and the second class acceleration signal Vg2.例文帳に追加

異常検知部５ａは、加速度センサ部３にて検出・出力される加速度信号を第一種加速度信号Ｖｇ１として、該第一種加速度信号Ｖｇ１と第二種加速度信号Ｖｇ２とに基づき、角速度センサ部２と加速度センサ部３との少なくともいずれかの異常検知を行なう。 - 特許庁

Gate voltages VG1, VG0 and VG2 are generated by operational amplifiers 15, 25 and 35 constituting current control circuits 10, 20 and 30 provided for each of partial areas formed by dividing a current cell arrangement area into three areas, and the currents of current cell transistors 41, 51 and 61 in the respective partial areas are controlled by using the resultant gate voltages.例文帳に追加

電流セル配置領域が３つに分割されてなる各部分領域ごとに備えられた電流制御回路１０，２０，３０を構成するオペアンプ１５，２５，３５でゲート電圧ＶＧ１，ＶＧ０，ＶＧ２を生成して、各部分領域内の電流セルトランジスタ４１，５１，６１の電流を制御する。 - 特許庁

The data driver includes a D/A conversion circuit 52 that receives grayscale data and outputs first and second grayscale voltages VG1 and VG2 corresponding to the grayscale data by time division in each of first to Nth sampling periods, and first to Nth data line driver circuits 60-1 to 60-N that share the D/A conversion circuit 52.例文帳に追加

データドライバは、階調データを受け、階調データに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を第１〜第Ｎのサンプリング期間の各サンプリング期間に時分割に出力するＤ／Ａ変換回路５２と、Ｄ／Ａ変換回路５２を共用する第１〜第Ｎのデータ線駆動回路６０-1〜６０-Nを含む。 - 特許庁

A driver circuit 10 produces first and second gate voltages Vg1 and Vg2 to be applied on the gates of a switching transistor M1 and a synchronous rectification transistor M2 based on a pulse width modulation signal Vpwm subjected to duty ratio control such that the output voltage Vout from a switching regulator approaches a predetermined reference voltage.例文帳に追加

ドライバ回路１０は、スイッチングレギュレータの出力電圧Ｖｏｕｔが所定の基準電圧に近づくように、そのデューティ比が制御されるパルス幅変調信号Ｖｐｗｍにもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のゲートに印加すべき第１、第２ゲート電圧Ｖｇ２を生成する。 - 特許庁