「MISFET」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

NITRIDE SEMICONDUCTOR MISFET例文帳に追加

窒化物半導体ＭＩＳ型電界効果トランジスタ - 特許庁

At this time, the n-channel type MISFET 1a is composed of, for example, a high-Vth MISFET and the n-channel type MISFET 1b is composed of a low-Vth MISFET.例文帳に追加

このとき、例えば、ｎチャネル型ＭＩＳＦＥＴ１ａを高ＶｔｈＭＩＳＦＥＴから構成し、ｎチャネル型ＭＩＳＦＥＴ１ｂを低ＶｔｈＭＩＳＦＥＴから構成する。 - 特許庁

To reduce an LCD driver equipped with a 25 V withstand voltage MISFET, 6 V withstand voltage MISFET and 1.5 V withstand voltage MISFET.例文帳に追加

２５Ｖ耐圧ＭＩＳＦＥＴ、６Ｖ耐圧ＭＩＳＦＥＴおよび１．５Ｖ耐圧ＭＩＳＦＥＴを備えたＬＣＤドライバを縮小化する。 - 特許庁

To enhance the characteristics of a MISFET by decreasing the resistance of a source and a drain of the MISFET.例文帳に追加

ＭＩＳＦＥＴのソース、ドレインの低抵抗化を図り、ＭＩＳＦＥＴの特性を向上させる。 - 特許庁

A P-MISFET 151, an N-MISFET 152, a memory cell transistor 153 for a DRAM and a capacitor 154 are formed on a semiconductor substrate 101.例文帳に追加

半導体基板１０１上に、ＰＭＩＳＦＥＴ１５１，ＮＭＩＳＦＥＴ１５２，ＤＲＡＭのメモリセルトランジスタ１５３，キャパシタ１５４を形成する。 - 特許庁

VERTICAL MISFET AND METHOD FOR MANUFACTURING THE SAME例文帳に追加

縦型ＭＩＳＦＥＴ及びその製造方法 - 特許庁

SIC-MISFET AND ITS MANUFACTURING METHOD例文帳に追加

ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法 - 特許庁

MISFET AND METHOD OF MANUFACTURING THE SAME例文帳に追加

ＭＩＳ電界効果トランジスタ及びその製造方法 - 特許庁

A MISFET is formed on the region 12.例文帳に追加

活性領域１２には、ＭＩＳＦＥＴが形成される。 - 特許庁

To reduce unevenness of a threshold voltage of a MISFET or MISFET pair for constituting, for example, a sense amplifier.例文帳に追加

ＭＩＳＦＥＴ、例えば、センスアンプを構成するＭＩＳＦＥＴ対のしきい値電圧のばらつきを低減する。 - 特許庁

An n-channel MISFET Q_1 and a p-channel MISFET Q_2 are formed on a semiconductor substrate 1.例文帳に追加

半導体基板１上にｎチャネル型ＭＩＳＦＥＴＱ_1およびｐチャネル型ＭＩＳＦＥＴＱ_2を形成する。 - 特許庁

SEMICONDUCTOR DEVICE WITH MISFET FOR HIGH VOLTAGE例文帳に追加

高電圧用ＭＩＳＦＥＴを備える半導体装置 - 特許庁

To improve the characteristic of MISFET by reducing leak current of MISFET constituting a memory cell such as a DRAM.例文帳に追加

ＤＲＡＭ等のメモリセルを構成するＭＩＳＦＥＴのリーク電流を低減し、ＭＩＳＦＥＴの特性を向上させる。 - 特許庁

To comparutively simply retain multivalued and multibit data by an FeRAM cell, which uses a ferroelectric film as the gate insulating film of a MISFET.例文帳に追加

MISFETのゲート絶縁膜に強誘電体膜を使用したFeRAM セルにより、比較的簡単に多値、多ビットのデータを保持する。 - 特許庁

To achieve high-speed operation of MISFET by reducing a bonding capacitance without lowering an ON-current of MISFET.例文帳に追加

ＭＩＳＦＥＴのオン電流を低下させることなく接合容量を低減し、ＭＩＳＦＥＴの高速化を図る。 - 特許庁

To provide a semiconductor device having an n-type MISFET and a p-type MISFET in which a large drain current flows.例文帳に追加

大きなドレイン電流を流せるｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを有する半導体装置を提供する。 - 特許庁

To provide a technique of preventing a decrease in the threshold potential of a MISFET and reducing leakage current of the MISFET.例文帳に追加

ＭＩＳＦＥＴの閾値電位の低下を防止し、また、ＭＩＳＦＥＴのリーク電流を低減する技術を提供する。 - 特許庁

To provide a power MISFET including an oxide semiconductor.例文帳に追加

酸化物半導体を用いたパワーＭＩＳＦＥＴを提供する。 - 特許庁

POWER MISFET, SEMICONDUCTOR DEVICE AND DC/DC CONVERTER例文帳に追加

パワーＭＩＳＦＥＴ、半導体装置およびＤＣ／ＤＣコンバータ - 特許庁

To maintain high performance of the MISFET of a logic circuit, and to reduce the leakage currents of the selected MISFET of a DRAM memory cell.例文帳に追加

ロジック回路のＭＩＳＦＥＴの高い能を維持しつつ、ＤＲＡＭメモリセルの選択ＭＩＳＦＥＴのリーク電流を低減する。 - 特許庁

An n-channel MISFET 24 is formed in an MISFET forming region 1A adjacent to the capacitor forming region 1B.例文帳に追加

キャパシタ形成領域１Ｂの隣のＭＩＳＦＥＴ形成領域１Ａにはｎチャネル型ＭＩＳＦＥＴ２４が形成されている。 - 特許庁

Because the SOI MISFET and the bulk MISFET are manufactured by common manufacturing processes, simple processes can be achieved.例文帳に追加

ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 - 特許庁

To provide a technique capable of improving reliability of a first MISFET and a second MISFET in a manufacturing technique of a semiconductor device where a gate electrode of the first MISFET and a gate electrode of the second MISFET are formed with a separate process.例文帳に追加

第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。 - 特許庁

To increase drive power for both of a p-type MISFET and an n-type MISFET formed on the same GOI substrate.例文帳に追加

同一ＧＯＩ基板上に形成するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの両方の駆動力を向上させる。 - 特許庁

Because the bulk MISFET and the SOI MISFET are formed on the same substrate, an occupied area of the substrate can be reduced.例文帳に追加

バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。 - 特許庁

The device structure is such that an n-channel MISFET region and a p-channel MISFET region are formed, the n-channel MISFET has a first metal silicide film 115 for its gate electrode, and the p-channel MISFET has a second metal silicide film 119 for its gate electrode.例文帳に追加

ＮチャネルＭＩＳＦＥＴ領域とＰチャネルＭＩＳＦＥＴ領域とを形成し、ＮチャネルＭＩＳＦＥＴのゲート電極として第１の金属シリサイド膜１１５を、ＰチャネルＭＩＳＦＥＴのゲート電極として第２の金属シリサイド膜１１９をもつ構造とする。 - 特許庁

To reduce irregularity of threshold voltage of a micronized MISFET.例文帳に追加

微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減する。 - 特許庁

A semiconductor device 100 has at least one MISFET.例文帳に追加

半導体装置１００は、少なくとも１つのＭＩＳＦＥＴを備える。 - 特許庁

A second MISFET is formed in a second active region.例文帳に追加

第２の活性領域内に第２のＭＩＳＦＥＴが形成されている。 - 特許庁

A stress film 13 producing a stress in the channel forming area is formed on the MISFET to cover the electrodes 20n, 20p.例文帳に追加

MISFET上にゲート電極部２０ｎ及び２０ｐを覆うように、チャネル形成領域に応力を発生させる応力膜１３が形成されている。 - 特許庁

Besides, the threshold voltage in the MISFET of the memory part is set higher than the threshold voltage in the MISFET of the gate array part for about 0.1 V.例文帳に追加

また、メモリ部のＭＩＳＦＥＴのしきい値電圧を、ゲートアレイ部のＭＩＳＦＥＴのしきい値電圧よりも０．１Ｖ程度高く設定する。 - 特許庁

The semiconductor device comprises a slot type MISFET on a semiconductor substrate.例文帳に追加

半導体装置は、半導体基板上に溝型ＭＩＳＦＥＴを備える。 - 特許庁

To improve the performance of a semiconductor device having an MISFET (metal insulator semiconductor field effect transistor).例文帳に追加

ＭＩＳＦＥＴを有する半導体装置の性能を向上させる。 - 特許庁

To form a low voltage MISFET of high performance, and a highly reliable MONOS type nonvolatile memory and a high voltage MISFET.例文帳に追加

同一の半導体基板上に、高性能な低電圧ＭＩＳＦＥＴ、高信頼なＭＯＮＯＳ型不揮発性メモリおよび高電圧ＭＩＳＦＥＴを形成する。 - 特許庁

The power stabilization capacitive element C_2 may be formed with a p-channel type MISFET or n-channel type MISFET because a gate electrode is fixed to a power supply (Vdd).例文帳に追加

電源安定化容量素子Ｃ_２は、ゲート電極を電源（Ｖdd）に固定するので、ｐチャネル型ＭＩＳＦＥＴでもｎチャネル型ＭＩＳＦＥＴでもよい。 - 特許庁

When the high dielectric film 106 is employed as the gate insulation film of an MISFET, an MISFET having good gate leak characteristics can be obtained.例文帳に追加

この高誘電体膜１０６をＭＩＳＦＥＴのゲート絶縁膜として用いることにより、ゲートリーク特性の良好なＭＩＳＦＥＴが得られる。 - 特許庁

The p-channel MISFET Qp3 and p-channel MISFET Qp4 are arranged adjacently to each other and electrically connected in series.例文帳に追加

ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４は隣接して配置し、電気的には直列に接続された構造とする。 - 特許庁

The n-channel MISFET Qn2 and n-channel MISFET Qn3 are arranged adjacently to each other and electrically connected in series.例文帳に追加

ｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３は隣接して配置し、電気的には直列に接続された構造とする。 - 特許庁

To improve a driving force of an MISFET by imposing a stress on a channel forming area effectively using a stress film while preventing a failure of contact.例文帳に追加

コンタクト不良を防止しつつ応力膜を用いて効果的にチャネル形成領域に応力を印加することにより、MISFETの駆動力の向上を図る。 - 特許庁

In a silicon substrate 1, an n-well 3 is formed in a p-channel MISFET forming region, and a p-well 4 is formed in an n-channel MISFET forming region.例文帳に追加

シリコン基板１に、ｐチャネルＭＩＳＦＥＴ形成領域にｎ型ウェル３を、ｎチャネルＭＩＳＦＥＴ形成領域にｐ型ウェル４を形成する。 - 特許庁

An insulating side wall spacer 9 is formed on sides of gate electrodes 20n, 20p of the MISFET formed on a semiconductor substrate 1.例文帳に追加

半導体基板１上に形成されたMISFETのゲート電極部２０ｎ及び２０ｐの側面上には絶縁性のサイドウォールスペーサ９が形成されている。 - 特許庁

To provide a semiconductor device comprising an n-type MISFET and a p-type MISFET having full silicide gate electrodes of distinct amounts of metal content.例文帳に追加

金属含有量の異なるフルシリサイドゲート電極を有するｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴを備えた半導体装置を提供する。 - 特許庁

A capacitive element C1 is formed utilizing the storage area of a p-channel MISFET having a gate oxide film 9B thicker than an MISFET at a logic section.例文帳に追加

論理部のＭＩＳＦＥＴよりも厚いゲート酸化膜９Ｂを有するｐチャネル型ＭＩＳＦＥＴの蓄積領域を利用して容量素子Ｃ_1 を形成する。 - 特許庁

Further, while a polycrystalline silicon film 111 that becomes a low breakdown voltage MISFET gate electrode is formed on a high breakdown voltage MISFET gate electrode FG, impurities for adjusting the low breakdown voltage MISFET threshold are implanted.例文帳に追加

また、高耐圧ＭＩＳＦＥＴのゲート電極ＦＧ上に低耐圧ＭＩＦＥＴのゲート電極となる多結晶シリコン膜１１１が形成された状態で、低耐圧ＭＩＳＦＥＴの閾値調整用の不純物注入を行う。 - 特許庁

Each source for MISFETs is adjoined while being insulated on the surface of a semiconductor substrate 1 between the two MISFETs of the MISFET in a region AR1 configuring one memory cell and the MISFET adjacent to the MISFET.例文帳に追加

１メモリセルを構成する領域ＡＲ１のＭＩＳＦＥＴとそれに隣接したＭＩＳＦＥＴとの２つのＭＩＳＦＥＴの間で、ＭＩＳＦＥＴの各ソースは、半導体基板１の表面において、絶縁しつつ隣接する。 - 特許庁