| 例文 (8件) |
synchronization treeの部分一致の例文一覧と使い方
該当件数 : 8件
To shorten a waiting time for synchronization, and to accelerate the speed of the processing of decision tree generation, in the decision tree generation using MapReduce on a distributed data processing system.例文帳に追加
分散データ処理システム上でのMapReduceを利用した決定木生成において、同期のための待ち時間を減少させ、決定木生成の処理を高速化する。 - 特許庁
The clock synchronization circuit is provided with: a first clock synchronization circuit to which a clock signal delay-adjusted by the second clock tree cell is supplied; and a second clock synchronization circuit to which the clock signal to be output from the clock tree circuit is supplied at the clock ramification point.例文帳に追加
クロック同期回路は第二のクロックツリーセルで遅延調整されたクロック信号が供給される第一のクロック同期回路とクロック分岐点でクロックツリー回路から出力されるクロック信号が供給される第二のクロック同期回路とを備える。 - 特許庁
The clock tree circuit is provided with: a first clock tree cell installed in the poststage of a clock signal introducing terminal; a second clock tree cell installed in the poststage of the first clock tree in the prestage of the clock synchronization circuit; and a clock ramification point installed in the prestage of the second clock tree cell.例文帳に追加
クロックツリー回路は、クロック信号導入端の後段に設けられた第一のクロックツリーセルと、クロック同期回路の前段でかつ第1のクロックツリーセルより後段に設けられた第二のクロックツリーセルと、第二のクロックツリーセルの前段に設けられたクロック分岐点とを備える。 - 特許庁
To synchronize tree structure data with little traffic even if synchronization cannot be achieved for the transmission of differences.例文帳に追加
差分送信で同期をとることができなくなった場合にも少ないトラフィックで木構造データ間の同期をとる。 - 特許庁
This semiconductor integrated circuit is provided with: a clock tree circuit for delay-adjusting a clock signal by various delay amounts; and a clock synchronization circuit to which the delay-adjusted clock signal is supplied.例文帳に追加
クロック信号を種々の遅延量で遅延調整するクロックツリー回路と、遅延調整されたクロック信号が供給されるクロック同期回路とを備える。 - 特許庁
The memory access circuit 14 comprises: a phase locked circuit 141; a first phi clock tree 151; first and second delay synchronization circuits 142 and 143; first and second phase detect circuits 147a and 147b; and a master delay synchronization circuit 155.例文帳に追加
メモリアクセス回路１４は、位相同期回路１４１と、第１ファイクロックツリー１５１と、第１及び第２遅延同期回路１４２及び１４３と、第１及び第２位相検出回路１４７ａ及び１４７ｂと、マスタ遅延同期回路１５５と、を備える。 - 特許庁
A decoder skips over paths containing unknown elements, the number of bits of a tree structure located at the back of individual elements and its content are transmitted, the decoder transmits a unique synchronization sequence after transmission of paths for skipping over the number of bits or containing new elements, and the decoder is restarted for the first time after reaching a tree node belonging to the known schema.例文帳に追加
デコーダは未知の要素をもつパスを読み飛ばし、個々の要素の後ろに位置するツリー構造のビット数とその内容とが伝送されて、デコーダはこのビット数だけ飛び越えるかまたは、新たな要素をもつパスの伝送後に一義的な同期シーケンスを伝達して、既知のスキーマに属するツリーノードに到達して初めてデコーダがリスタートされる。 - 特許庁
In addition, since it is clear which signal source a clock synchronization element (flip-flop) to which clock is supplied from the logic circuit synchronizes with to operate, a clock tree with small clock skew and little power consumption is easily configured so that a circuit malfunction resulting from timing violation can be prevented.例文帳に追加
また、論理回路からクロックが供給されるクロック同期素子（フリップフロップ）が、どちらの信号源に同期して動作するかが分かるため、クロックスキューが小さく、消費電力が少ないクロックツリーを簡単に構成してタイミング違反による回路誤動作を防ぐことができる。 - 特許庁
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