「cpu io」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

(1) When an access object of the transaction from the IO device is other than the resource allocated to the LPAR to which the device which has generated the transaction belongs, the transaction is completed on the IO bus as well as the access object is reported to a CPU as an error.例文帳に追加

(1) IOデバイスからのトランザクションのアクセス対象が、該トランザクションを発生したデバイスが属するLPARに割り付けられた資源以外の場合には、CPUにエラーとして報告すると共にIOバス上で、該トランザクションをIOバス上で完了させる。 - 特許庁

However, since much of the compiling process is IO bound rather than CPU bound it is also useful on single CPU machines. 例文帳に追加

構築過程の大部分では CPU 性能の限界より I/O性能の限界の方が問題となるため、シングル CPU マシンにも効果があります。 - FreeBSD

The IO port connection system includes a CPU 1 provided with the plural IO ports and plural processors 6 connected to the IO ports of the CPU 1.例文帳に追加

本発明によるＩＯポート接続方式は、複数のＩＯポートを備えている中央処理装置（１）と、中央処理装置（１）のＩＯポートに接続された複数の処理装置（６）とを含む。 - 特許庁

The control chip selects a CPU enclosure and an IO enclosure in different modules as the set of the CPU enclosure and the IO enclosure.例文帳に追加

この時、前記制御チップは、前記一組のＣＰＵエンクロージャ及びＩＯエンクロージャとして、互いに異なるモジュール内のＣＰＵエンクロージャ及びＩＯエンクロージャを選択する。 - 特許庁

A CPU chip set control IO 12 issues instructions to a CPU in a CPU chip set 11 to execute hardware reset processing, and starts timer operation of WDT 14 when power is turned on or when a rest signal is input from the WDT 14.例文帳に追加

CPUチップセット制御IO１２が、電源が投入されたタイミング又はWDT１４からリセット信号が入力されたタイミングで、CPUチップセット１１内のCPUにハードウェアリセット処理の実行を指示すると共にWDT１４の計時動作を開始させる。 - 特許庁

A platter substrate 4, a CPU substrate 3, and an IO substrate 7 are arranged inside a case body 20.例文帳に追加

筐体２０の内部には、プラッタ基板４，ＣＰＵ基板３及びＩＯ基板７が配置される。 - 特許庁

Thus, the CPU 10 whose software has started can immediately fetch a signal from the IO port 13.例文帳に追加

これにより、ソフトウェアが稼動したＣＰＵ１０は、直ちにＩＯポート１３から信号を取り込むことができる。 - 特許庁

A scheduling data setting section 10 sets the allocation time (a second CPU time) of the physical CPU 21 for second processing (CPU bound) sufficiently longer than the allocation time (a first CPU time) of the physical CPU 21 for first processing (IO bound).例文帳に追加

スケジューリングデータ設定部１０は、第１の処理（ＩＯバウンド）用の物理ＣＰＵ２１の割り当てる時間（第１のＣＰＵ時間）よりも、第２の処理（ＣＰＵバウンド）用の物理ＣＰＵ２１の割り当て時間（第２のＣＰＵ時間）を、十分に長く設定する。 - 特許庁

Two CPU modules 12-1, 12-2 each having a shared and conflicting control function with respect to IO modules are connected directly to the IO modules 32-1 to 32-n by a system bus 2.例文帳に追加

ＩＯモジュールに対する共有・競合制御機能を備えた２台のＣＰＵモジュール１２−１，１２−２と各ＩＯモジュール３２−１〜３２−ｎをシステムバス２によって直接接続する。 - 特許庁

The bus system comprises: a CPU unit to execute a program; one or more IO units; and a bus to perform the data transfer.例文帳に追加

バスシステムは、プログラムを実行するＣＰＵユニットと、１つ以上のＩＯユニットと、データ転送を行うバスとを備える。 - 特許庁

When receiving the notification of interruption, the CPU issues a register read command for reading the interrupt register 13 of the IO device.例文帳に追加

ＣＰＵは、割込みの通知を受けると、ＩＯデバイスの割込みレジスタ１３を読み出すためのレジスタリードコマンドを発行する。 - 特許庁

A bit with a different bus is allocated in each IO module, when data obtained from the outside is updated during one scanning, the bit is set to "0" and a CPU module issues an inquiry cycle for reading the allocated bit before IO data update processing, specifies an IO module in which data is updated to read only the specified IO module.例文帳に追加

ＩＯモジュール毎にバスの異なったビットを割り当て、１スキャンの間に外部から取り込むデータが更新されると、このビットを“０”にし、ＣＰＵモジュールはＩＯデータ更新処理の前にこの割り当てられたビットを読み出す問い合わせサイクルを発行してデータが更新されたＩＯモジュールを特定し、この特定したＩＯモジュールのみ読み込みを行うようにした。 - 特許庁

IO devices 4 and 9 issue status write commands for writing a DMA transfer result in a memory 5, and notifies a CPU 2 of the interruption.例文帳に追加

ＩＯデバイス４，９は、ＤＭＡ転送結果をメモリ５に書き込むためのステータスライトコマンドを発行しＣＰＵ２へ割込みを通知する。 - 特許庁

/proc/interrupts This is used to record the number of interrupts per CPU per IO device. Since Linux 2.6.24, for the i386 and x86_64 architectures, at least, this also includes interrupts internal to the system (that is, not associated with a device as such), such as NMI (nonmaskable interrupt), LOC (local timer interrupt), and for SMP systems, TLB (TLB flush interrupt), RES (rescheduling interrupt), CAL (remote function call interrupt), and possibly others. 例文帳に追加

/proc/interrupts(すくなくとも) i386 アーキテクチャではIRQ ごとの割り込み回数の記録に使われる。 - JM

In a main control board of a Pachinko machine 1, when a CPU 111 outputs in/out commands for accessing an IO, an area section determination part 120 changes an access destination to one of the IO and a RAM 116 according to an address value, and an IO identification signal or a chip selector signal MCS0 is turned active according to the result.例文帳に追加

パチンコ機１の主制御基板において、ＣＰＵ１１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ１１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

When an in/out command for the access to the IO from a CPU 211 is output in the put-out control board in the Pachinko machine 1, an area section determining part 120 changes the destination of access either to the IO or to a RAM 216 according to the address value, and activates either IO identification signals or chip selector signals MCS0 according to the result of determination.例文帳に追加

パチンコ機１の払出制御基板において、ＣＰＵ２１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ２１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

A Pachinko game machine 1 includes a dispensing control board in which when an in/out command for accessing an IO is output from a CPU 211, an area division determining unit 120 switches an access destination between the IO and an RAM 216 according to an address value, and an IO identification signal or chip selector signal MCS0 is activated according to the result of switching.例文帳に追加

パチンコ機１の払出制御基板において、ＣＰＵ２１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ２１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

In a main control board of a Pachinko game machine 1, when an in/out command is outputted for accessing IO from a CPU 111, an area section determining part 120 switches the accessing location to the IO or to a RAM 116 according to access values and an IO identification signal or a chip selector signal MCS0 is made active according to the result.例文帳に追加

パチンコ機１の主制御基板において、ＣＰＵ１１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ１１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

A control chip provided in one enclosure controls power supply to a set of a CPU enclosure and an IO enclosure in response to an instruction from the outside.例文帳に追加

一のエンクロージャ内に設けた制御チップが、外部からの指示に応じて、一組のＣＰＵエンクロージャ及びＩＯエンクロージャに対する電力供給を制御する。 - 特許庁

To provide a virtual server system, separately making virtual CPU nodes and IO node of one or multiple of computers without intervention of OS or the like.例文帳に追加

１ないし複数のコンピュータのＣＰＵノードとＩＯノードとをＯＳ等の介在なしに別々に仮想化することが可能な仮想サーバシステムを提供する。 - 特許庁

The synchronization control parts 113 and 123 check the instructions issued from each CPU, and transfers the instructions to IO address control parts 114 and 124.例文帳に追加

同期制御部１１３，１２３では、各ＣＰＵから発行された命令のチェックを行い、ＩＯアドレス制御部１１４，１２４へ命令を転送する。 - 特許庁

The CPU unit is configured to, after setting a fixed bus access time as the bus access time (S1), detect the number of the IO units connected to the bus (S2 to S5).例文帳に追加

ＣＰＵユニットは、バスアクセスタイムに固定バスアクセスタイムを設定した後（Ｓ１）、バスに接続されている接続ＩＯユニット数を検出する（Ｓ２〜Ｓ５）。 - 特許庁

Thus, it is possible to update the IO firmware 60 and 62 by online, and it is not necessary to stop or remove CPU modules 1A and 1B.例文帳に追加

これにより、オンラインでＩＯファームウェア６０，６２を更新できるのでＣＰＵモジュール１Ａ，１Ｂを停止したり取り外したりする必要がなくなる。 - 特許庁

A PCI bus controller 106 obtains data that an IO card 108 refers to by a CPU 101 and stores them inside and when a memory read transaction is performed by the IO card 108, data for the memory read transaction are sent from the PCI bus controller 106 to the IO card when stored in the controller 106 or obtained from the CPU 101 through a primary PCI bus when not.例文帳に追加

ＰＣＩバス制御装置１０６は、ＩＯカード１０８が参照するデータをＣＰＵ１０１より取得して内部に記憶し、ＩＯカード１０８によるメモリリードトランザクションがあった場合に、メモリリードトランザクションに対するデータがＰＣＩバス制御装置１０６の内部に記憶されていれば記憶されているデータをＩＯカードに送信し、内部に記憶されていなければプライマリＰＣＩバスを介してＣＰＵ１０１より取得する。 - 特許庁

Based on the granularity, a CPU node controller configures MMIO range registers in an interconnect and other MMIO registers in IO nodes and CPU node controllers to support dynamic changes of MMIO address space requirements of the system.例文帳に追加

粒度に基づき、ＣＰＵノードコントローラが相互接続内のＭＭＩＯ範囲レジスタおよびＩＯノード、ＣＰＵノードコントローラ内の他のＭＭＩＯレジスタを設定し、システムのＭＭＩＯアドレス空間要求の動的な変化をサポートする。 - 特許庁

In a main control board and a paying out control board of a Pachinko machine 1, when an in/out command is output to access an IO from CPU 111, an area determining section 120 switches an access destination between the IO and a RAM 216 based on an address value, and an IO identification signal or chip selector signal MCS0 is activated according to the result.例文帳に追加

パチンコ機１のメイン制御基板、払出制御基板において、ＣＰＵ１１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ２１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

A Pachinko game machine 1 includes a main control board and a dispensing control board in which when an in/out command for accessing an IO is output from a CPU 111, an area division determining unit 120 switches an access destination between the IO and an RAM 216 according to an address value, and an IO identification signal or chip selector signal MCS0 is activated according to the result of switching.例文帳に追加

パチンコ機１のメイン制御基板、払出制御基板において、ＣＰＵ１１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ２１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

The CPU 3 selects a signal received by a serial interface 31 by allowing any of the IO ports connected to the photocouplers 1 corresponding to a signal to be received to be at a high level.例文帳に追加

ＣＰＵ３は、入力する信号に対応するフォトカプラ１と接続しているＩＯポートを高レベルにすることによりシリアルインタフェース３１に入力する信号を選択する。 - 特許庁

A multimedia recording apparatus records signals through a reception antenna 11 and a CATV receiver 12, is controlled by a CPU 15 and records the signals in a large-capacity memory 17 via a switch/IO 14 and an encoder 16.例文帳に追加

マルチメディア記録装置は、受信アンテナ１１、ＣＡＴＶ受信器１２で受信し、ＣＰＵ１５で制御されて、スイッチ／ＩＯ１４、エンコーダ１６を介して大容量メモリ１７に記録する。 - 特許庁

An FT (fault tolerant) server 1 is provided with a pair of modules 30_1 and 30_2 including CPU enclosures 100_1 and 100_2, and IO enclosures 200_1 and 200_2, respectively, which are electrically connected to each other.例文帳に追加

ＦＴサーバ１は、互いに電気的に接続され、ＣＰＵエンクロージャ１００＿１,１００＿２及びＩＯエンクロージャ２００＿１,２００＿２をそれぞれ含む一対のモジュール３０＿１及び３０＿２を備える。 - 特許庁

The current date is acquired from internal clock data stored in an IO memory of a CPU unit 11, and also an effective zero/span adjustment period and zero/span adjustment expiration notice days are acquired.例文帳に追加

ＣＰＵユニット１１のＩＯメモリに格納された内部時計データから現在年月日を取得し、さらにゼロ・スパン調整有効期間，ゼロ・スパン調整有効期限切れ予告日数を取得する。 - 特許庁

A sampling unit 16 of a PLC 10 passes data indicating a time series transition of periodically collected IO data on each contact of a CPU unit 11 to the anomaly recovery support apparatus 20.例文帳に追加

ＰＬＣ１０のサンプリングユニット１６が、ＣＰＵユニット１１の各接点のＩＯデータを所定周期で収集し得られた時系列遷移を示すデータを、異常復旧支援装置２０に渡す。 - 特許庁

And the CPU unit 11 is configured to read out a value of the bus access time corresponding to the detection value of the number of the connected IO units from the register for setting the bus access time (S6), and then, change the bus access time to the read value (S7).例文帳に追加

そして、ＣＰＵユニット１１は、接続ＩＯユニット数の検出値に応じたバスアクセスタイムの値をバスアクセスタイム設定用レジスタから読出し（Ｓ６）、バスアクセスタイムを読出した値に変更する（Ｓ７）。 - 特許庁

Therefore, it is not necessary to perform any APDC processing to copy IO image data or the like, and to shorten the time of such a risky one side operation state that the CPU modules 1A and 1B are independently operated without being duplexed.例文帳に追加

従って、ＩＯイメージデータなどをコピーするＡＰＤＣ処理が不要になり、２重化されずに単独でＣＰＵモジュール１Ａ，１Ｂが動作する危険な片側運転状態の時間を短縮できる。 - 特許庁

To shorten one side operation time of a duplexed CPU module in updating an input/output management program for driving an IO co-processor for managing the input/output information of field equipment.例文帳に追加

フィールド機器の入出力情報を管理するＩＯコプロセッサを駆動する入出力管理プログラムを更新する場合に、２重化されたＣＰＵモジュールの片側運転時間を短縮できるようにする。 - 特許庁

To specify abnormality of a CPU card, an IO card, and a network card constituting a decentralized system and abnormality of a data transmission line between those cards and to speedily and properly perform abnormality processing.例文帳に追加

分散システムを構成するＣＰＵカード、ＩＯカード、ネットワークカードにおける異常およびそれらのカード間のデータ伝送路の異常をそれぞれ特定でき、迅速かつ適切な異常処理を行うことができる。 - 特許庁

In the computer system having an FPGA 11 among a CPU 10, a nonvolatile memory 14, a memory 15 and a peripheral IO device 16, etc., the nonvolatile memory 14 as one of the peripheral devices stores a program processed by the CPU 10 and the configuration data of the FPGA 11.例文帳に追加

ＣＰＵ１０と不揮発性メモリ１４、メモリ１５、及び周辺ＩＯ装置１６等の周辺装置との間にＦＰＧＡ１１を備えるコンピュータ装置であって、周辺装置の１つとしての不揮発性メモリ１４は、ＣＰＵ１０に処理させるプログラムとＦＰＧＡ１１のコンフィグレーションデータとを格納する。 - 特許庁

Selection is instructed to a first register means to be arranged on an address space of a CPU (2) such as an internal I/O register of an IO port (11) by outputting a control signal from the CPU and input and output are performed by a data bus (SDDB) separated from a bus (IDB) to be used for reading the instruction of the CPU.例文帳に追加

ＩＯポート（１１）の内部Ｉ／Ｏレジスタなどの、ＣＰＵ（２）のアドレス空間上に配置される、第１のレジスタ手段に対して、ＣＰＵから制御信号を出力して、選択の指示を行なうとともに、ＣＰＵの命令リードに使用するバス（ＩＤＢ）とは、分離されたデータバス（ＳＤＤＢ）によって、入出力を行なうようにする。 - 特許庁

An IO control ASIC connected to a memory control ASIC is so configured that an interruption signal is output to a CPU after interruption condition information which enables the CPU to specify what event requiring an interruption occurs in the information processor is stored in the memory control ASIC directly connected to the CPU.例文帳に追加

ＣＰＵに直接的に接続されたメモリ制御ＡＳＩＣ内に、装置内で発生した割込要イベントが何であるかをＣＰＵが特定することが出来る割込状況情報を記憶する処理を行った後に、ＣＰＵに対して割込信号を出力するように、メモリ制御ＡＳＩＣに接続されるＩＯ制御ＡＳＩＣを構成しておく。 - 特許庁

A control module substrate 32 comprises electronic circuit blocks such as a CPU 320, an emulator controlling part 322, a breakpoint controlling part 324, an input-output(IO) controlling part 326, a trace memory 328 and a program memory 330.例文帳に追加

制御モジュール基板３２は、ＣＰＵ３２０、エミュレータ制御部３２２、ブレークポイント制御部３２４、入出力（ＩＯ）制御部３２６、トレースメモリ３２８およびプログラムメモリ３３０といった電子回路ブロックから構成される。 - 特許庁

The IO substrate 7 is connected in a direction orthogonal to the other face of the platter substrate 4 and orthogonal to the CPU substrate 3 so as to be inserted into/ pulled out of the opening of the back face or front face of the cabinet.例文帳に追加

ＩＯ基板７は、プラッタ基板４の他方の面に直交し、かつ、ＣＰＵ基板３にも直交する向きに接続されるとともに、キャビネット３０の後面もしくは前面の開口から挿抜可能である。 - 特許庁

In two systems consisting of a fault tolerant system, a router 113 adds the ID codes of access origin and access destination and tag information including synchronous information showing whether or not it is synchronous access to an access packet from a CPU 111 to an IO device 123.例文帳に追加

フォールトトレラントシステムを成す２つのシステムにおいて、ルータ１１３は、ＣＰＵ１１１からＩＯデバイス１２３へのアクセスパケットに、アクセス元及びアクセス先のＩＤコードと、同期アクセスか否かの同期情報とを含むタグ情報を付与する。 - 特許庁

Then in the subsequent step S13, the DSP compares the reception levels of an acquired RSSI (Received Signal Strength Indicator), RSCP (Received Signal Code Power), and Ec/Io with threshold values set in compliance with the 3GPP (3rd Generation Partnership Project) standard given from the CPU to discriminate the propriety of the reception level.例文帳に追加

その後、ステップＳ１３において、取得したＲＳＳＩ、ＲＳＣＰおよびＥｃ／Ｉｏの受信レベルを、ＣＰＵから与えられている３ＧＰＰ規格で設定された閾値と比較し、受信レベルの良否を判断する。 - 特許庁

The printer 10 comprises: a printer engine 11; an operation panel 12; an external I/F 13; a RAM 14; a ROM 15; and an ASIC 17 to which a CPU 16 is connected and which includes a signal generation circuit 171; an IO controller 172; a memory controller 173; and a measuring circuit 174.例文帳に追加

印刷装置１０は、印刷エンジン１１，操作盤１２，外部Ｉ／Ｆ１３，ＲＡＭ１４，ＲＯＭ１５，及び、ＣＰＵ１６が接続されたＡＳＩＣ１７内に、信号生成回路１７１，ＩＯコントローラ１７２，メモリコントローラ１７３，及び、計測回路１７４を備える。 - 特許庁

To provide a method or a corresponding device for controlling memory access in which the certain number of standby states is determined about a central controller (CPU) for performing memory access to memory devices (FLASH/ROM, RAM, IO module).例文帳に追加

本発明は、メモリ装置（ＦＬＡＳＨ／ＲＯＭ、ＲＡＭ、ＩＯモジュール）にメモリアクセスするために、中央制御装置（ＣＰＵ）についてある数の待ち状態が決定される、メモリアクセスを制御するための方法もしくは対応する装置に関する。 - 特許庁