「drain connection」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

An attachment and detachment interlock lever 127 operates the drain valve 117 such that the water accumulated in the water accumulating part 105 is not drained when the steam generating part 101 and the water supply tank 102 are connected, and such that the water accumulated in the water accumulating part 105 is drained when connection of the steam generating part 101 and the water supply tank 102 is released.例文帳に追加

着脱連動レバー１２７は、蒸気発生部１０１と給水タンク１０２とが連結された際には、水溜部１０５に溜まった水が排水されないように、かつ、蒸気発生部１０１と給水タンク１０２との連結が解除された際には、水溜部１０５に溜まった水が排水されるように、排水弁１１７を操作する。 - 特許庁

An output current from an FET1 is converted into voltage by a resistor R1 and the voltage is fed back to the gate terminals of the FET1 and an FET2 through a source follower circuit consisting of the level shift circuits of n cascade connection diodes D1 to Dn and an FET4 and an output current is extracted from the drain terminal of the FET2.例文帳に追加

ＦＥＴ１の出力電流を抵抗Ｒｌにより電圧変換し、その電圧をＦＥＴ３、ｎ個の縦続接続ダイオードＤ１〜Ｄｎのレベルシフト回路、およびＦＥＴ４からなるソースフォロア回路を介して、ＦＥＴ１およびＦＥＴ２のゲート端子にフィードバックし、ＦＥＴ２のドレイン端子から出力電流を取り出す。 - 特許庁

This semiconductor device comprises: a silicon carbide semiconductor substrate 11; a source electrode (ohmic electrode) 15 formed on the main surface of the silicon carbide semiconductor substrate 11; a via plug 25 or wiring 21 to be used for electric connection to the source electrode 15; and a drain electrode (ohmic electrode) 22 formed on the back of the silicon carbide semiconductor substrate 11.例文帳に追加

半導体デバイスは、炭化珪素半導体基板１１と、炭化珪素半導体基板１１の主面上に形成されたソース電極（オーミック電極）１５と、ソース電極１５と電気的接続をとるためのビアプラグ２５または配線２１と、炭化珪素半導体基板１１の裏面に形成されたドレイン電極（オーミック電極）２２とを備えている。 - 特許庁

In an input/output protective circuit of the semiconductor device with SOI structure, for an external terminal, a unit channel width resistance in a drain resistance of each of a plurality of NMOS transistors which are connected in reverse-bias in parallel is set so that an HBM surge breakdown voltage comparable as an HBM surge breakdown voltage in forward-biased connection is obtained.例文帳に追加

ＳＯＩ構造の半導体装置の入出力保護回路において、外部端子に対し、各々が並列に逆方向バイアス接続される複数のＮＭＯＳトランジスタそれぞれのドレイン抵抗の単位チャネル幅抵抗値を、順方向バイアス接続時のＨＢＭサージ耐圧と同程度のＨＢＭサージ耐圧が得られるように設定する。 - 特許庁

The comparator comprises a differential circuit 12 provided with a diode connection load where the drain and the gate are connected, a self-bias differential amplifier 13 receiving the output from the differential circuit 12, and an output stage 14 wherein a circuit power supply is shared among the differential circuit 12, the self-bias differential amplifier 13 and the output stage 14 through an internal power supply circuit 11.例文帳に追加

コンパレータの構成は、ドレインとゲートを接続したダイオード接続の負荷を備えた差動回路１２と、差動回路１２の出力を入力とする自己バイアス型差動アンプ１３と、出力段１４とを有し、内部電源回路１１により差動回路１２と自己バイアス型差動アンプ１３と出力段１４とで共通化する。 - 特許庁

Since one of a source electrode or a drain electrode is formed on the main surface of the substrate and the other is formed on the rear of the substrate, the connection region of the other electrode becomes unnecessary on the main surface of the substrate, a channel width can be enlarged with the same chip area, so that the on-state resistance of the transistor can be reduced.例文帳に追加

しかも、ソース電極，ドレイン電極の一方を半導体基板主面に設け、他方を半導体基板の裏面に設けることによって、半導体基板主面では他方の電極の接続領域が不用となるため、同一のチップ面積でチャネル幅を拡大することができるので、トランジスタのオン抵抗を低減させることが可能となる。 - 特許庁

To provide a method for manufacturing an active matrix substrate by which the active matrix substrate is manufactured while making connection resistance between a source/drain electrode and a pixel electrode connected to the source/drain electrode stably low in a CF on TFT substrate used in a liquid crystal display device.例文帳に追加

ＴＦＴを覆ってパッシベーション膜、カラーフィルタ、オーバーコート層が形成され、ソース・ドレイン電極と画素電極を接続するためにパッシベーション膜にコンタクトスルーホールが形成される構成のアクティブマトリクス基板では、コンタクトスルーホール形成のために開口されたオーバーコート層は、開口部が弓なり形状となり、その上に形成されるコンタクトスルーホール形成用のノボラック系感光性レジストの形状が、パッシベーション膜界面で垂直に切り立ち、エッチング後のパッシベーション膜のコンタクトスルーホールの形状が垂直になり、画素電極とドレイン電極の接続抵抗が安定しない。 - 特許庁

To improve pressure-proof strength, to exhibit the superior drain function, to easily and surely allow the connection even if a position of an opening end part of mutual connecting pipes is dislocated, and to allow deformation in response to a change even if a position of the pipes changes by an earthquake in a synthetic resin rigid pipe having the standard length for connecting the mutual pipes.例文帳に追加

配管同士を接続するための定尺の合成樹脂製剛性管であって、耐圧強度に優れていると共に良好な排水機能を発揮し、且つ接続すべき配管同士の開口端部の位置がズレていても簡単且つ正確に接続することができ、また、地震等によって配管の位置が変動してもその変動に対応して変形することができるようにする。 - 特許庁

A semiconductor device (TFT) includes oxidized low-ohmic resistance Si films 8 disposed on a Si semiconductor film 7 so as to form a channel 11, and a source electrode 9 and a drain electrode 10 which are directly connected to the low-ohmic resistance Si films 8, and comprise an aluminum alloy film containing at least Ni atoms, N atoms and O atoms in the vicinity of the connection interface.例文帳に追加

半導体デバイス（ＴＦＴ）は、チャネル部１１を形成する様にＳｉ半導体膜７上に配設された被酸化のオーミック低抵抗Ｓｉ膜８と、オーミック低抵抗Ｓｉ膜８と直接に接続し、且つ、接続界面近傍に、少なくともＮｉ原子、Ｎ原子及びＯ原子を含むアルミニウム合金膜から成る、ソース電極９及びドレイン電極１０とを有する。 - 特許庁

In an AB class operational amplifier 100, all transistors configuring the AB class operational amplifier 100 in a low supply voltage are made to be operated within a saturation area by making threshold voltages of transistors M17, M18 for configuring an output stage 5 higher than the sum of saturation drain voltages of transistors configuring cascode connection stages 3, 4 connected to the output stage 5.例文帳に追加

ＡＢ級演算増幅器１００では、出力段５を構成するトランジスタＭ１７、Ｍ１８の閾値電圧を、前記出力段５に接続されたカスコード接続段３、４を構成するトランジスタの飽和ドレイン電圧の和よりも高くすることにより、低電源電圧においてＡＢ級演算増幅器１００を構成する全てのトランジスタを飽和領域内で動作させる。 - 特許庁

That is, the first series circuit is configured with a series connection of: the principal transistor M1 whose gate terminal is used for an input terminal of the amplifier circuit 100; a first feeding transistor M2 connected between a source terminal of the principal transistor M1 and the DC power supply; and a first load M3 connected between a drain terminal of the principal transistor M1 and ground.例文帳に追加

即ち、この第１直列回路は、ゲート端子を当該増幅回路１００の入力端子とする主要トランジスタＭ１と、この主要トランジスタＭ１のソース端子と直流電源との間に接続された第１給電トランジスタＭ２と、主要トランジスタＭ１のドレイン端子とアースとの間に接続された第１負荷Ｍ３との直列接続によって構成されている。 - 特許庁

With regard to circuit description data which are entered into a circuit simulator for simulating degradation of the drain current or threshold current, a variable voltage source 1 which outputs a voltage of threshold voltage degradation (ΔVth) is added between a gate electrode of a MOS transistor 2 prior to hot-carrier degradation and a connection point connected to the gate electrode for simulating characteristics after the degradation.例文帳に追加

ドレイン電流劣化およびしきい値電流劣化をシミュレートするため回路シミュレータに入力する回路記述データにおいて、ホットキャリア劣化前のＭＯＳトランジスタのゲート電極とゲート電極に接続された接続点の間に、しきい値電圧劣化ΔＶｔｈの電圧を出力する可変電圧源を追加することで劣化後の特性をシミュレートする。 - 特許庁

A switching circuit 21, having a MOSFET 9, is provided with a light-emitting element 6 that is lighted or put out in response to an input signal and with an avalanche photodiode array 7 consisting of a single avalanche photodiode or more in series connection, receiving a light from the light-emitting element 6 and connected between a gate G and a drain D of the MOSFET 9.例文帳に追加

ＭＯＳＦＥＴ9 を有するスイッチ回路21は、入力信号に応答して点灯若しくは消灯する発光素子6 と、発光素子6 からの光を受光する１個又は直列接続された複数個のアバランシェフォトダイオードから成るアバランシェフォトダイオードアレイ7 であって、ＭＯＳＦＥＴ9 のゲートG とドレインD との間に接続されるアバランシェフォトダイオードアレイ7 とを備えて成る。 - 特許庁

In this electrooptical device, TFTs for switching pixels in a display region and TFTs for forming a circuit in a peripheral circuit region all consist of the same conduction type (e.g. N channel) TFTs and polysilicon of the same conduction type with the TFTs is embedded in contact holes 82 and 83 for electrical connection to a source region or drain regions 1d and 1e of the TFT 30.例文帳に追加

本発明の電気光学装置は、表示領域内の画素スイッチング用ＴＦＴと周辺回路領域内の回路形成用ＴＦＴが全て同一導電型（例えばＮチャネル）のＴＦＴであり、ＴＦＴ３０のソース領域またはドレイン領域１ｄ，１ｅとの電気的接続をとるコンタクトホール８２，８３内に前記ＴＦＴと同一導電型のポリシリコンが埋め込まれている。 - 特許庁

To provide a method for manufacturing a liquid crystal display device, capable of reducing the connection resistance of a pixel electrode and a drain electrode through a interlayer insulating film, and also, capable of satisfactorily patterning an ITO film free from a short circuit between mounted terminals on a single etching processing stage at the time of forming the pixel electrode, as for the liquid crystal display device having a pixel uppermost layer structure.例文帳に追加

画素最上層構造を有する液晶表示装置において、層間絶縁膜を介した画素電極とドレイン電極の接続抵抗を低減できると共に、画素電極形成時に、ＩＴＯ膜を一回のエッチング処理工程で実装端子間に短絡のないかつ良好なパターン形状にパターニングすることのできる液晶表示装置の製造方法を提供する。 - 特許庁

The light emitting device has a thin film transistor comprising a semiconductor layer having a source, drain and channel regions and a gate electrode, an insulating film disposed on the gate electrode, and a light emitting element on the insulating film, wherein the thin film transistor and a current supply line are electrically connected by a connection wire disposed on the insulating film and made of the same material as a first electrode.例文帳に追加

ソース、ドレインおよびチャネル領域を有する半導体層と、ゲート電極とを有する薄膜トランジスタと、ゲート電極上に設けられた絶縁膜と、絶縁膜上の発光素子とを有する発光装置であって、絶縁膜上に設けられた、第１の電極と同一材料でなる接続配線によって、薄膜トランジスタと電流供給線との電気的な接続をとることを特徴とする。 - 特許庁