「instruction execution cycle」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Then, only when the conditions match at the time of the instruction execution cycle for the condition executing instruction, a register B fetches the value on the data bus.例文帳に追加

そして、条件実行命令の命令実行サイクル時に、条件が一致した場合にのみレジスタＢはデータバス上の値を取り込むようにする。 - 特許庁

As a result, when deciding that it is the load instruction, the control part 11 stops the operation of a program counter 10 in the first cycle to stop the execution of the processing of the succeeding instruction, and operates the program counter 10 in the second cycle to allow the execution of the processing of the succeeding instruction, in a period of the two cycles of the load instruction.例文帳に追加

この結果、ロード命令と判定したときには、そのロード命令の２サイクルの期間において、第１サイクル目にプログラムカウンタ１０の動作を停止させて後続命令の処理の実行を停止させ、第２サイクル目にプログラムカウンタ１０を動作させて後続命令の処理を実行させるようにした。 - 特許庁

An interleaving rule execution element generates at least one reference instruction thread selection signal instructing one specified instruction thread transferring the instruction to an interleaved instruction stream at every processor clock cycle.例文帳に追加

プロセッサ・クロック・サイクルごとに、インタリーブ規則執行構成要素が、インタリーブされた命令ストリームに命令を渡す特定の１つの命令スレッドを指示する少なくとも１つの基準命令スレッド選択信号を生成する。 - 特許庁

SIMULTANEOUS MULTI THREAD PROCESSOR USING NUMBER OF EXECUTION CYCLE AS WEIGHT FOR NUMBER OF INSTRUCTION WORD TO FETCH THREAD, AND METHOD FOR SAME例文帳に追加

命令語数に実行周期回数を加重値として用いてスレッドをフェッチする同時多重スレッドプロセッサ及びその方法 - 特許庁

Thereby, the branch instruction formed of the plurality of the words is processed at an execution cycle of one word as long as the branch prediction succeeds.例文帳に追加

これにより、分岐予測が成功する限り複数ワードからなる分岐命令を１ワードの実行サイクルで処理させる。 - 特許庁

To provide a program control method and a processor, capable of making an execution cycle constant regardless of validity and invalidity of an instruction.例文帳に追加

命令の有効無効に関わらず、実行サイクルを一定にすることができるプログラム制御方法およびプロセッサを提供する。 - 特許庁

Average instruction execution time for pipelined machine is same as clock cycle time, which must suffice for slowest stage plus overhead. 例文帳に追加

パイプライン化マシンの平均命令実行時間はクロックサイクル時間と同じであり、最も遅い段階プラスオーバヘッドで十分である。 - コンピューター用語辞典

Use licence of web application constituted by web services is managed by a life cycle ID issued by a life cycle manager, and a service scenario is provided as an instruction of execution of the web service.例文帳に追加

ウエブサービスからなるウエブアプリケーションの利用許可をライフサイクルマネジャが発行するライフサイクルＩＤによって管理し、ウエブサービスの実行の指示書としてサービスシナリオを設ける。 - 特許庁

The performance parameter to be measured can include a cycle ratio that enables the program thread to provide the program instruction for execution by an execution circuitry 12 in the processor.例文帳に追加

測定されるパフォーマンスパラメーターは、プログラムスレッドが、プロセッサ内の実行回路機構１２による実行のためのプログラム命令を提供することが可能な、サイクルの比率を含み得る。 - 特許庁

In this information processor 1, a cycle controller 21 masks a clock original signal when an instruction code is executed based on the number of execution cycles included in the instruction code, and continues the execution stage in two cycles.例文帳に追加

情報処理装置１においては、命令コードに含まれる実行サイクル数に基づいて、サイクルコントローラ２１が、その命令コードが実行される際に、クロック原信号をマスクし、実行ステージを２サイクル継続させる。 - 特許庁

The semiconductor integrated circuit having one or a plurality of circuit blocks and executing the instruction set is constituted so that the operation frequency of the circuit block can be changed or stopped in an instruction unit and an instruction execution cycle unit.例文帳に追加

１つまたは複数の回路ブロックを有し、命令セットを実行する半導体集積回路を、命令単位や命令実行サイクル単位で、該回路ブロックの動作周波数を変更または停止可能に構成する。 - 特許庁

In the second half of the clock cycle, the condition flag arithmetic operation part 51 controls invalidation of a condition execution instruction by outputting the new condition flag value to any of gates 451 or 453 concerning the condition execution instruction.例文帳に追加

当該クロックサイクルの後半において、条件フラグ演算部５１は、当該新たな条件フラグ値をゲート４５１乃至４５３の何れか条件実行命令に係るゲートへ出力することにより当該条件実行命令の無効化を制御する。 - 特許庁

An instruction code can be taken directly in an instruction decoding circuit and an execution part by using a dedicated output signal from the subprogram memory, thus instructions can be read without starting any bus cycle.例文帳に追加

サブプログラムメモリから専用の出力信号を用いて、直接、命令デコード回路や実行部に、命令コードを取り込むことを可能になるので、バスサイクルを起動せずに命令のリードを行なうことができる。 - 特許庁

A write part, 211 writes the order tag reported in instruction execution order trace information gathering mode to a trace memory 213 at every clock cycle by using a clock cycle as an address and writes the execution status reported in instruction description trace information gathering mode to the trace memory 213 by using the reported order tag as an address.例文帳に追加

書き込み部２１１は、命令実行順トレース情報採取モードのときに通知された順序タグをクロックサイクル値をアドレスとしてトレースメモリ２１３にクロックサイクル毎に書き込み、命令記述順トレース情報採取モードのときに通知された実行ステータスを通知された順序タグをアドレスとしてトレースメモリ２１３に書き込む。 - 特許庁

At a decode stage in a low parallel execution mode, when the decode result is a high parallel instruction whose parallel degree is "4" (that is, 4 SIMD), a program control part 4A outputs an instruction code OP to indicate an NOP instruction in a cycle just after the high parallel instruction without incrementing a program counter PC.例文帳に追加

プログラム制御部４Ａはデコード段階において、低並列実行モード時に、デコード結果が並列度が“４”の高並列命令の場合は、プログラムカウンタＰＣをインクリメントすることなく、高並列命令の直後のサイクルでＮＯＰ命令を指示する命令コードＯＰを出力する。 - 特許庁

A means to promptly and efficiently trance down places of one or more instructions the execution of which is prepared during a launch cycle and to allocate one or more ports 22 related to one or more execution resources 23 to the instruction the execution of which is prepared during the launch cycle is provided in the non-order processor 12.例文帳に追加

非順序プロセッサ(12)においてランチサイクル中に実行の準備ができている1以上の命令の場所を迅速かつ効率良く突きとめ、及び、ランチサイクル中にそのような準備のできた命令に、1以上の実行リソース(23)に関連する1以上のポート(22)を割り当てるための手段を提供する。 - 特許庁

To provide a source code debugger capable of displaying information on a pipeline of a cycle accurate ISS under execution of simulation of a software, and grasping accurately the execution state of each instruction in pipeline processing.例文帳に追加

ソフトウェアのシミュレーションを実行中のサイクル・アキュレートＩＳＳのパイプラインに関する情報を表示可能とし、パイプライン処理における各命令の実行状況を正確に把握するソース・コード・デバッガを提供する。 - 特許庁

The emulating device sequentially executes the instructions included in the instruction sequence in a predetermined cycle and has a speed managing part for intermittently inserting weight into the instruction sequence and emulating the execution of the instruction sequence to thereby adjust an emulation speed.例文帳に追加

このエミュレート装置は、命令列に含まれる命令を所定の周期で順次実行するものであり、命令列に間欠的にウェイトを挿入して前記命令列の実行のエミュレートを行うことでエミュレーション速度の調整を行う速度管理部を有する。 - 特許庁

The decided number of execution clocks includes a parameter including the number of clocks in the bus cycle of load and store and the number of clocks in the bus cycle of instruction fetch, and the parameter is decided according to the bit width of the bus and the number of wait of the memory.例文帳に追加

決定される実行クロック数は、ロードおよびストアのバスサイクルによるクロック数と命令フェッチのバスサイクルによるクロック数とを示すパラメータを含み、パラメータはバスのビット幅とメモリのウェイト数とにより決定される。 - 特許庁

To provide a data processor capable of appropriately selecting the optimal number of instruction execution cycle to be led on the basis of the valid data width per each operation data to be processed when executing an arithmetic instruction without previously setting the valid data width per each computing data in an instruction code.例文帳に追加

被演算データごとの有効データ幅を予め命令コードに設定しておくことなく、演算命令の実行時に被演算データごとの有効データ幅から導かれる最適な命令実行サイクル数を適宜選択することができるデータ処理装置を提供する。 - 特許庁

the number of required cycles of execution of the j-th instruction is added to the present number of the cycles (S306), and the address, the cycle, data, and data size in this access (before rewriting) are written in a delay table (S307).例文帳に追加

そして、現在のサイクル数にｊ番目の命令実行の所要サイクル数を加算して（Ｓ３０６）、今回のアクセス時（書換前）のアドレス、サイクル、データ、データサイズを遅延テーブルに書き込む（Ｓ３０７）。 - 特許庁

Support for a plurality of extension units and/or a plurality of execution pipes within each extension unit, multi-cycle execution latencies and different execution latencies between or within the extension units, extension instruction predicates, and for handling result save/restore on the processor core install and the interrupt is included.例文帳に追加

複数個の拡張ユニット及び／又は各拡張ユニット内の複数個の実行パイプ、マルチサイクル実行レイテンシー及び拡張ユニット間又はその中における異なる実行レイテンシー、拡張ユニット命令述語、及びプロセッサコアストール及びインタラプトに関する結果保存／回復を取扱うためのサポートが包含されている。 - 特許庁

To insert and execute an instruction cycle of a CPU between the execution of writing and erase command sequence of a non-volatile memory and the start of writing and erase operation of the non-volatile memory by the CPU.例文帳に追加

ＣＰＵによる不揮発性メモリの書き込み及び消去コマンドシーケンスの実行から不揮発性メモリの書き込み及び消去動作の開始の間に、ＣＰＵの命令サイクルの挿入及び実行を可能にする。 - 特許庁

The second and third storage means respectively store execution cycle estimation information for estimating the number of cycles required for executing the instruction words included in the first and second programs, and the first and second cache error predictors respectively read the estimation information of the number of execution cycles.例文帳に追加

第２と第３の記憶手段は、それぞれ、第１と第２のプログラムに含まれる命令語の実行に要するサイクル数見積りのための実行サイクル数見積り情報を記憶し、第１と第２のキャッシュミス予測器は、それぞれ、実行サイクル数見積り情報をそれぞれ読み出す。 - 特許庁

A match hold selector 16 receives the match signal and the hold match signal; and outputs, as a pin match signal, one of the signals corresponding to a second pattern control signal that is generated in an execution cycle of a second control instruction described in the pattern program.例文帳に追加

マッチホールドセレクタ１６は、マッチ信号とホールドマッチ信号とを受け、パターンプログラムに記述される第２制御命令の実行サイクルにおいて生成される第２パターン制御信号に応じた一方をピンマッチ信号として出力する。 - 特許庁

To provide an arithmetic processing unit and method which can use a memory device of a single port having a transfer speed equivalent to that of the arithmetic processing unit and can reduce a cycle invalidated at the time of execution of a condition branching instruction.例文帳に追加

演算処理装置と同等の転送速度を持つシングルポートのメモリ装置を用いることができ、また、条件分岐命令実行時に無効となるサイクルを削減することができる演算処理装置及び方法を提供すること。 - 特許庁

A decoder 17 decodes the branch condition generating instructions (ANDORP, ORANDP) and allows a logical operation circuit 18 to execute AND and OR operations using plural bits stored in the register 12 in the same instruction execution cycle and reflects the operation results to the register 12.例文帳に追加

デコーダ（１７）は分岐条件生成命令を解読し、論理演算回路（１８）にプレディケートレジスタの複数ビットを用いた論理積及び論理和演算を同じ命令実行サイクル中で実行させ、その演算演算結果をプレディケートレジスタに反映させる。 - 特許庁

A flash hold register 14 receives a stack pass signal that is asserted when a fail has not occurred in the past and a match signal; holds one of the signals corresponding to a first pattern control signal that is generated in an execution cycle of a first control instruction described in a pattern program; and outputs it as a hold match signal.例文帳に追加

フラッシュホールドレジスタ１４は、過去にフェイルが発生していないときにアサートされるスタックパス信号と、マッチ信号とを受け、パターンプログラムに記述される第１制御命令の実行サイクルにおいて生成される第１パターン制御信号に応じた一方を保持し、ホールドマッチ信号として出力する。 - 特許庁