S-clkとは 意味・読み方・使い方

When determined that adjustment is required, a reproduction speed adjustment part 80 adjusts the reproduction speed of the audio data ADEC so as to synchronize the audio data ADEC to the system clock CLK-S.例文帳に追加

調整が必要と判定された場合、再生速度調整部８０は、オーディオデータＡＤＥＣがシステムクロック信号ＣＬＫ−Ｓに同期するように、オーディオデータＡＤＥＣの再生速度を調整する。 - 特許庁

The integrated circuit device 10 comprises a sampling clock CLK 90 delaying from a reference clock DQS by a predetermined phase, a DLL circuit for generating a CLK 270, an input circuit S/P for taking in data inputted synchronously with the reference clock DQS, and a function macro 30 consisting of a plurality of function blocks for performing access control to an external memory 20 and applying predetermined processing to the data.例文帳に追加

集積回路装置１０は，基準クロックＤＱＳから所定の位相遅れたサンプリングクロックＣＬＫ９０，ＣＬＫ２７０を生成するＤＬＬ回路，基準クロックＤＱＳに同期して入力されるデータを取り込む入力回路Ｓ／Ｐ，外部メモリ２０へのアクセス制御を行い当該データに対して所定の処理を行う複数の機能ブロックからなる機能マクロ３０を有する。 - 特許庁

Therefore, even in case that the timing of a signal S3 rising to the H level is delayed behind the timing of the H level of signal CLK being inputted into the set terminal S of an FF circuit 27, the FF circuit 27 is reset by the H level of delay signal DCK that is inputted prior to the H level of signal CLK, and an output transistor T1 is switched off.例文帳に追加

このため、ＦＦ回路２７は、ノイズ等によって信号Ｓ３がＨレベルに立ち上がるタイミングがＦＦ回路２７のセット端子ＳにＨレベルの信号ＣＬＫが入力されるタイミングよりも遅れた場合においても、そのＨレベルの信号ＣＬＫに先だって入力されるＨレベルの遅延信号ＤＣＫによりリセットし、出力用トランジスタＴ１がオフする。 - 特許庁

A dot clock generated by a pixel CLK generating PLL section 50 based on a horizontal signal in a synchronizing signal extracted from a video signal is used as a sampling clock of digital conversion of a video signal and a reference clock of a picture output by s frame memory control section 31, further, the synchronizing signal is used as a picture output synchronizing signal of the frame memory control section 31.例文帳に追加

映像信号から抽出された同期信号中の水平信号にもとづいて画素CLK生成PLL部50で生成されたドットクロックは、映像信号のデイジタル変換のサンプリングクロックおよびフレームメモリコントロール部31による画像出力の基準クロックとして用いられ、さらに前記同期信号はフレームメモリコントロール部31の画像出力同期信号として用いられる。 - 特許庁

When a synchronous signal SYNC is inputted to a clock input terminal C of D-FF3 during a blanking period of a clock signal CLK, a change-over control signal DIR is outputted from an output terminal Q, and is given to a select input terminal S of each data selector 2.例文帳に追加

クロック信号ＣＬＫのブランキング期間において、Ｄ−ＦＦ３のクロック入力端Ｃに同期信号ＳＹＮＣを入力すると、出力端Ｑから切換制御信号ＤＩＲが出力され、各データセレクタ２のセレクト入力端Ｓに与えられる。 - 特許庁

The video data signals are read from FIFO memory circuits 3-1 to 3-n according to a read clock signal, a system field signal, etc., and a read reset signal from a CLK circuit 5, pseudo synchronizing signals are added to the video data signals at a P/S circuit 6 and pseudo HDTV serial digital video signals are outputted.例文帳に追加

ＣＬＫ回路５からの読出しクロック信号、システムフィールド信号等、読出しリセット信号に従って、ＦＩＦＯメモリ回路３−１〜３−ｎから映像データ信号を読出し、Ｐ／Ｓ回路６では擬似的な同期信号を付加して、擬似ＨＤＴＶシリアルデジタル映像信号を出力する。 - 特許庁

A modulation clock S-clk from a spread-spectrum clock generator is supplied to an SDRAM as an operating clock during a period until time t1 and during a period from time t3 to time t4, and after time t9, wherein writing of data and output of control signals (ras#, cas#, cs#, we#) to the SDRAM are not performed.例文帳に追加

ＳＤＲＡＭへの制御信号（ｒａｓ＃，ｃａｓ＃，ｃｓ＃，ｗｅ＃）の出力及びデータの書き込みが行われない時刻ｔ１までの期間、時刻ｔ３〜ｔ４、及び時刻ｔ９以降の期間は、スペクトラム拡散クロックジェネレータからの変調クロックＳ−ｃｌｋを動作用クロックとしてＳＤＲＡＭへ供給する。 - 特許庁

The function block 121 is inputted with a clock signal CLK and reset control signal RST-N, outputs a select signal sel to a select signal input end (s) of the selector 123, and outputs a gate signal gate to a gate input end G of the latch 124.例文帳に追加

機能ブロック１２１は，クロック信号ＣＬＫおよびリセット制御信号ＲＳＴ−Ｎが入力され，セレクタ１２３のセレクト信号入力端ｓに対してセレクト信号ｓｅｌを出力し，ラッチ１２４のゲート入力端Ｇに対してゲート信号ｇａｔｅを出力するように構成されている。 - 特許庁