SEL-10とは 意味・読み方・使い方

A selector 10 fixes an output signal SEL of a cumulative addition result as 1 when the n frequency-division counter 3 becomes M_n, resets the n frequency-division counter, the n+1 frequency-division counter and the cumulative adder 7 and sets the output signal SEL as 0 when the n+1 counter 6 becomes Mn+1.例文帳に追加

セレクタ１０はｎ分周カウンタ３がＭ_ｎとなった場合に累積加算結果の出力信号ＳＥＬを１に固定し、ｎ＋１カウンタ６がＭｎ＋１となった場合にｎ分周及びｎ＋１分周カウンタ及び累積加算器７をリセットし、出力信号ＳＥＬを０に設定する。 - 特許庁

An address switching circuit 102 outputs ADD 0-9 or ADD 10-19 as RAM-ADD 0-9 signals based on a value of the ADD-SEL signal.例文帳に追加

アドレス切替回路１０２は、ＡＤＤ−ＳＥＬ信号の値をもとにＡＤＤ０〜９又はＡＤＤ１０〜１９をＲＡＭ−ＡＤＤ０〜９信号として出力する。 - 特許庁

In the filter circuit 10, control gates And 13, 14 interposed on the input side of flip-flops FF 11, 12 of a shift register are controlled by a selector Sel based on the communication speed of serial data.例文帳に追加

フィルタ回路１０では、シフトレジスタのフリップフロップＦＦ１１，１２の入力側に介在する制御ゲートＡnd１３，１４をシリアルデータの通信速度に基づいてセレクタＳelにより制御する。 - 特許庁

When the synchronizing signal SYNC is switched from the free-running state to the state of synchronism with the pulse train P1, the period setting section 10 switches the period information CYC after receiving a pulse of the pulse train P1 after the period select signal SEL changes.例文帳に追加

一方、同期信号ＳＹＮＣを自走からパルス列Ｐ１との同期に切り替える場合、周期選択信号ＳＥＬが変化してからパルス列Ｐ１のパルスを受けた後、周期情報ＣＹＣを切り換える。 - 特許庁

A phase shifting circuit 10 outputs a vertical synchronizing signal V2 as a vertical synchronizing signal V22 when a field determination signal SEL shows a high level, and outputs the vertical synchronizing signal V22 obtained by shifting the phase of the vertical synchronizing signal V2 for a half period of the read clock signal RCK 2 when the field determination signal SEL shows a low level.例文帳に追加

位相シフト回路１０は、フィールド判定信号ＳＥＬがハイレベルを示すときには垂直同期信号Ｖ２を垂直同期信号Ｖ２２として出力し、フィールド判定信号ＳＥＬがローレベルを示すときには垂直同期信号Ｖ２の位相を読み出しクロック信号ＲＣＫ２の半周期分シフトすることにより得られる垂直同期信号Ｖ２２を出力する。 - 特許庁

When a synchronizing signal SYNC is switched from a state of synchronism with the pulse train P1 to a free-running state, the period setting section 10 switches the period information CYC when receiving a pulse of the pulse train P1 for the 1st time after a period select signal SEL changes.例文帳に追加

同期信号ＳＹＮＣをパルス列Ｐ１に同期する状態から自走に切り替える場合、周期設定部１０は、周期選択信号ＳＥＬが変化してからパルス列Ｐ１のパルスを最初に受けたとき、周期情報ＣＹＣを切り換える。 - 特許庁

When the clock permission signal CKE is given, the clock control part 30 supplies the bus clock BCK, as an internal clock CLK, to a bus interface part 10 and an interrupt outputting part 40 independently of a selection signal SEL to the slave block 2.例文帳に追加

クロック制御部３０は、クロック許可信号ＣＫＥが与えられると、このスレーブブロック２に対する選択信号ＳＥＬに拘らず、バスクロックＢＣＫを内部クロックＣＬＫとしてバスインタフェース部１０と割込出力部４０に供給する。 - 特許庁

An output control circuit 13 selects the update cycle CR applied to each device 10 from the cycle selection data SEL read from the register 3, and determines an operation state of the selected update cycle CR in each basic cycle CB from control data Tofs and Ton read from the register 3.例文帳に追加

出力制御回路１３は、レジスタ３より読み出された周期選択データＳＥＬに基づいて、各デバイス１０に適用される更新周期ＣＲを選択し、レジスタ３より読み出された制御データＴofs，Ｔonに基づいて、選択された更新周期ＣＲの各基本周期ＣＢにおける動作状態を決定する。 - 特許庁