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BLJとは 意味・読み方・使い方
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「BLJ」を含む例文一覧
該当件数 : 24件
After a potential of a bit line BLj is reset, the bit line BLj (BLS node 34) is pre-charged.例文帳に追加
ビット線BLjの電位がリセットされた後、ビット線BLj(BLSノード34)のプリチャージが行われる。 - 特許庁
Stored data of a memory cell 10i,j connected to a word line WLi is outputted to bit lines BLj, /BLj.例文帳に追加
選択されたワード線WLiに接続されたメモリセル10_i,jの記憶データが、ビット線BLj,/BLjに出力される。 - 特許庁
Thereby, a current from the bit line BLj (or /BLj) of a 'H' level to the pseudo ground line VGj is prevented, and write-in speed is not reduced.例文帳に追加
これにより、“H”レベルのビット線BLj(または、/BLj)から疑似グランド線VGjへの電流が阻止され、書き込み速度は低下しない。 - 特許庁
During data write, supply of the data write current of the write word line WWWLi is started earlier than that of the bit lines BLj and /BLj.例文帳に追加
データ書込時には、ライトワード線WWLiのデータ書込電流は、ビット線BLj,/BLjのデータ書込電流よりも早く供給が開始される。 - 特許庁
After a bit line BLj is set to a power supply potential, a predetermined bit line BLj is selected to be set to a precharge potential (ground potential).例文帳に追加
そして、ビット線BLjを電源電位に設定した後、所定のビット線BLjを選択し、当該ビット線BLjをプリチャージ電位(接地電位)にする。 - 特許庁
A discharge transistor DTj is connected to a plurality of bit lines BLj.例文帳に追加
複数のビット線BLjにディスチャージ用トランジスタDTjを接続する。 - 特許庁
Voltage of the bit lines BLj, /BLj is amplified to a normal logic level by a sense amplifier 30j, and outputted to data lines DLi, /DLj through a transfer gate 40.例文帳に追加
ビット線BLj,/BLjの電圧は、センスアンプ30_jで通常の論理レベルに増幅され、転送ゲート40を介してデータ線DLi,/DLjに出力される。 - 特許庁
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「BLJ」を含む例文一覧
該当件数 : 24件
A data write current for applying a data write magnetic field along an axis of easy magnetization to the selected memory cell is supplied to bit lines BLj and /BLj corresponding to a selected column.例文帳に追加
選択列に対応するビット線BLj,/BLjには、磁化容易軸に沿ったデータ書込磁界を選択メモリセルに印加するためのデータ書込電流が供給される。 - 特許庁
At the time of write-in time of data, a pseudo ground line VGj provided corresponding to the pair of bit lines BLj, /BLj to be written is connected to power source voltage VDD through a transistor 33_j.例文帳に追加
データ書き込み時には、書き込み対象のビット線対BLj,/BLjに対応する疑似グランド線VGjが、トランジスタ33_jを介して電源電圧VDDに接続される。 - 特許庁
The read bit line BLj is arranged on the laminated plurality of MTJ elements.例文帳に追加
読み出しビット線BLjは、積み重ねられた複数のMTJ素子上に配置される。 - 特許庁
A plurality of blocks from BKj0 to BKjn are connected with read bit lines BLj.例文帳に追加
読み出しビット線BLjには、複数のブロックBKj0,・・・BKjnが接続される。 - 特許庁
A plurality of blocks BLj0,... BLjn are connected to a read bit line BLj.例文帳に追加
読み出しビット線BLjには、複数のブロックBLj0,・・・BLjnが接続される。 - 特許庁
The read bit lines BLj are arranged on the stacked plural MTJ elements.例文帳に追加
読み出しビット線BLjは、積み重ねられた複数のMTJ素子上に配置される。 - 特許庁
Thereby, the bit line BLj (or /BLj) corresponding to a 'L' level is connected to ground voltage GND through an acceleration circuit AC in the memory cells 11_i,_j, read-out speed is accelerated.例文帳に追加
これにより、メモリセル11_i,j 中の加速回路ACを介して“L”レベルに対応するビット線BLj(または、/BLj)が接地電圧GNDに接続され、読み出し速度が加速される。 - 特許庁
At the time of read-out of data, a pseudo ground line VGj provided corresponding to a pair of bit lines BLj, /BLj of memory cells 11_i,_j to be read out is connected to ground voltage GND through a transistor 31_j.例文帳に追加
データ読み出し時には、読み出し対象のメモリセル11_i,j のビット線対BLj,/BLjに対応して設けられた疑似グランド線VGjが、トランジスタ31_jを介して接地電圧GNDに接続される。 - 特許庁
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