| 意味 | 例文 (16件) |
DDR 2とは 意味・読み方・使い方
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意味・対訳 DDR2 SDRAMとは、SDRAM規格のメモリのうち、DDR SDRAMに比べてより高速に動作することが可能なメモリのことである。
遺伝子名称シソーラスでの「DDR 2」の意味 |
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DDR2
| human | 遺伝子名 | DDR2 |
| 同義語（エイリアス） | CD167b antigen; Discoidin domain receptor 2; TYRO10; TKT; Neurotrophic tyrosine kinase, receptor-related 3; NTRKR3; Discoidin domain-containing receptor 2 precursor; Receptor protein-tyrosine kinase TKT; discoidin domain receptor family, member 2; Tyrosine-protein kinase TYRO 10; MIG20a | |
| SWISS-PROTのID | SWISS-PROT:Q16832 | |
| EntrezGeneのID | EntrezGene:4921 | |
| その他のDBのID | HGNC:2731 |
| mouse | 遺伝子名 | Ddr2 |
| 同義語（エイリアス） | tyro10; CD167b antigen; Tyro10; Tkt; Discoidin domain receptor 2; Ntrkr3; AW495251; Neurotrophic tyrosine kinase, receptor-related 3; Receptor protein-tyrosine kinase TKT; Discoidin domain-containing receptor 2 precursor; Tyrosine-protein kinase TYRO 10; discoidin domain receptor family, member 2 | |
| SWISS-PROTのID | SWISS-PROT:Q62371 | |
| EntrezGeneのID | EntrezGene:18214 | |
| その他のDBのID | MGI:1345277 |
| rat | 遺伝子名 | Ddr2 |
| 同義語（エイリアス） | Tyro10; discoidin domain receptor family, member 2 | |
| SWISS-PROTのID | --- | |
| EntrezGeneのID | EntrezGene:83573 | |
| その他のDBのID | RGD:619855 |
| yeast | 遺伝子名 | DDR2 |
| 同義語（エイリアス） | YOL052BC; Protein DDR2 precursor; YOL053C-A; YOL052C-A; DDRA2 | |
| SWISS-PROTのID | SWISS-PROT:P89113 | |
| EntrezGeneのID | EntrezGene:854104 | |
| その他のDBのID | SGD:S000005413 |
| zfish | 遺伝子名 | ddr2 |
| 同義語（エイリアス） | si:ch211-193c2.1; discoidin domain receptor family, member 2 | |
| SWISS-PROTのID | --- | |
| EntrezGeneのID | EntrezGene:565333 | |
| その他のDBのID | ZFIN:ZDB-GENE-041210-162 |
本文中に表示されているデータベースの説明
- SWISS-PROT
- スイスバイオインフォマティクス研究所と欧州バイオインフォマティクス研究所によって開発・運営されているタンパク質のアミノ酸配列のデータベース。
- EntrezGene
- NCBIによって運営されている遺伝子データベース。染色体上の位置、配列、発現、構造、機能、ホモロジーデータなどが含まれている。
- HGNC
- HUGO遺伝子命名法委員会により運営される、ヒト遺伝子に関するデータベース。
- MGI
- 様々なプロジェクトによる、研究用マウスの遺伝的・生物学的なデータを提供するデータベース。
- RGD
- ウィスコンシン医科大学により運営される、ラットの遺伝子・ゲノム情報のデータベース。
- SGD
- スタンフォード大学医学部内で運営されている、出芽酵母の一種のSaccharomyces cerevisiaeの生態や遺伝子情報に関するデータベース。
- ZFIN
- ゼブラフィッシュ遺伝子命名法委員会により運営されている、研究用の淡水魚ゼブラフィッシュの遺伝子・ゲノム情報のデータベース。
「DDR 2」の部分一致の例文検索結果
該当件数 : 16件
The electronic equipment device 1 includes: a DDR memory 2; a control IC 3 for controlling the writing/reading of data to the DDR memory 2; and a voltage output circuit 4 for setting a reference Vref-ddr in the DDR memory 2 and a reference voltage Vref-ic in the controller IC 3.例文帳に追加
電子機器装置１は、ＤＤＲメモリ２と、ＤＤＲメモリ２に対するデータの書込み／読出しを制御するコントロールＩＣ３と、ＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒ及びコントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃを設定する電圧出力回路４とを備える。 - 特許庁
This information processing circuit is provided with a memory control LSI 1 and a DDR-SDRAM 2.例文帳に追加
情報処理回路は、メモリ制御ＬＳＩ１とＤＤＲ−ＳＤＲＡＭ２とを備える。 - 特許庁
To realize a semiconductor chip whose density can be increased by reducing the area of an output circuit on a common chip for an SDRAM for DDR-1 and an SDRAM for DDR-2.例文帳に追加
ＤＤＲ−１用ＳＤＲＡＭとＤＤＲ−２用ＳＤＲＡＭ用共用チップにおける出力回路の面積を減らし、高密度化な半導体チップを実現する。 - 特許庁
The DDR type zeolite membrane composite 1 is constituted of a porous substrate 2 and a DDR type zeolite layer 5, deposited in a substrate, of the thickness of of 5-50 times the average pore diameter of the porous substrate made of a DDR type zeolite arranged in the pore 3 of one side surface of the porous substrate 2.例文帳に追加
多孔質基体２と、多孔質基体２の一方の表面の細孔３内に配設された、ＤＤＲ型ゼオライトからなる、多孔質基体の平均細孔径の５〜５０倍の厚さの基体内析出ＤＤＲ型ゼオライト層５とを備えてなることを特徴とするＤＤＲ型ゼオライト膜複合体１。 - 特許庁
The voltage output circuit 4 is shared for the generation of the reference voltage Vref-ic in the control IC3 and the generation of the reference voltage Vref-ddr in the DDR memory 2.例文帳に追加
電圧出力回路４は、コントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃの生成とＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒの生成とに共用化される。 - 特許庁
A gasket 7 is disposed laterally toward a DDR-SDRM 2 of a heat conductive sheet 6 on a scaler IC 3.例文帳に追加
スケーラＩＣ３上における熱伝導シート６のＤＤＲ-ＳＤＲＡＭ２側の側方には、ガスケット７が配置されている。 - 特許庁
A DDR-SDRAM has an input buffer 1, a command decoder 2, a write-timing generating section 3, a write-buffer 4, a read-amplifier 5, a memory cell plate 6, and a data latch 7.例文帳に追加
ＤＤＲ−ＳＤＲＡＭは、入力バッファ１、コマンドデコーダ２、ライトタイミング発生部３、ライトバッファ４、リードアンプ５、メモリセルプレート６、及び、データラッチ７を有する。 - 特許庁
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「DDR 2」の部分一致の例文検索結果
該当件数 : 16件
A picture signal is compression-encoded by an MPEG2 encoder 1a, and temporarily stored in a DDR 2, and recorded at a fixed recording rate in a DVTR3.例文帳に追加
画像信号は、ＭＰＥＧ２エンコーダ１ａで圧縮符号化されてＤＤＲ２に一時的に格納され、ＤＶＴＲ３に一定の記録レートで記録される。 - 特許庁
A DVD driving device 2 stores the reproduced information in DDR 3, while reproducing at a high speed, reproduces at the beginning and then performing normal reproduction.例文帳に追加
ＤＶＤドライブ装置２は、当初は高速再生を行い、その後は通常再生を行いながら、再生された情報をＤＤＲ３に格納する。 - 特許庁
As a result, high-frequency noise 10 generating from the DDR-SDRM 2 is blocked by the gasket 7 and is prevented from entering the heat conductive sheet 6.例文帳に追加
これにより、ＤＤＲ-ＳＤＲＡＭ２から発生する高周波ノイズ１０は、ガスケット７で遮蔽されるため、熱伝導シート６に入射しなくなる。 - 特許庁
An arbitration circuit 2, a CPU 4, a DDR memory 6, an image processing section 21, and a conversion output section 31 or the like handle the composited image data in units of 32 bits.例文帳に追加
調停回路２，ＣＰＵ４、ＤＤＲメモリ６、画像処理部２１、および変換出力部３１などは、合成された３２ビット単位で画像データを取り扱う。 - 特許庁
A reference voltage input port 21 of the DDR memory 2 and a reference voltage input port 31 of the control IC 3 are connected to a voltage output line 45 of the voltage output circuit 4.例文帳に追加
ＤＤＲメモリ２の基準電圧入力ポート２１及びコントロールＩＣ３の基準電圧入力ポート３１は、電圧出力回路４の電圧出力ライン４５に接続されている。 - 特許庁
The multiplexing means receives 2-bit even-number and odd-number data output in parallel from the latch of the second pipeline stage, and converts the data into 2-bit serial data, i.e., DDR data, during one clock cycle to output it.例文帳に追加
マルチプレクシング手段は、第２パイプライン段のラッチから並列に出力される２ビットの偶数データ及び奇数データを受信して１クロックサイクル間に２ビットの直列データ、すなわちＤＤＲデータに変換して出力する。 - 特許庁
A part of clock signals CK and XCK obtained from the memory control LSI 1 is fed back to the memory control LSI 1 via a wire 102a without being inputted to the DDR-SDRAM 2.例文帳に追加
メモリ制御ＬＳＩ１から取得されるクロック信号ＣＫ，ＸＣＫの一部が、配線１０２ａを介して、ＤＤＲ−ＳＤＲＡＭ２に入力されずにメモリ制御ＬＳＩ１に引き戻される。 - 特許庁
A CPU 22 in an operation unit 3 side disables information communication with a controller 2 via USB signal lines L1, L3 after operating the self refresh function of a DDR memory 21 according to the instruction for shifting to a STR mode via the USB signal lines L1, L3.例文帳に追加
操作ユニット３側のＣＰＵ２２は、ＵＳＢ信号線Ｌ１，Ｌ３を介してＳＴＲモードへの移行を指示されるのに応じて、ＤＤＲメモリ２１のセルフリフレッシュ機能を作動させた後、ＵＳＢ信号線Ｌ１，Ｌ３を介したコントローラ２との情報通信を不能にする。 - 特許庁
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