n-blとは 意味・読み方・使い方

After data stored in the memory cells 1 is reset to "0", an analog current Iin proportional to the analog voltage Vin is shunted to (2^n-1) bit lines BL of each memory block MB(2^n-1).例文帳に追加

メモリセル１の記憶データを「０」にリセットした後に、アナログ電圧Ｖｉｎに比例するアナログ電流Ｉｉｎを、各メモリブロックＭＢ（２^ｎ−１）の（２^ｎ−１）本のビット線ＢＬに分流させる。 - 特許庁

A memory cell array 1 is connected with a word line WL and a bit line BL, and a plurality of memory cells each of which stores one of n values (n is a natural number of ≥2) is arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線ＷＬ、及びビット線ＢＬに接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されている。 - 特許庁

A first transfer gate 240 provided between a memory cell MC and a bit line BL has P type and N type MOS transistors Xfer (P, N) connected to a sub-word line decoder SWDec.例文帳に追加

メモリセルＭＣとビット線ＢＬとの間に設けられた第１のトランスファーゲート２４０は、サブワード線デコーダＳＷＤｅｃに接続されたＰ型及びＮ型ＭＯＳトランジスタＸｆｅｒ（Ｐ，Ｎ）を有する。 - 特許庁

In the transistor M11, a control electrode is connected to a word line WL, a first electrode is connected to a bit line BL and a second electrode is connected to a node N, respectively.例文帳に追加

トランジスタＭ１１は、制御電極がワード線ＷＬに、第１の電極がビット線ＢＬに、第２の電極がノードＮにそれぞれ接続されている。 - 特許庁

Based on a correction value written in advance in EEPROM in a production process, lighting periods of the BL scan signals 1 to N are individually corrected, and the deviation in the brightness of light source blocks 1 to N is made adjustable.例文帳に追加

予め生産工程においてＥＥＰＲＯＭに書き込まれた補正値に基づいてＢＬスキャン信号１〜Ｎの点灯期間を個別に補正し、１〜Ｎの光源ブロックの輝度ばらつきを調整可能にしている。 - 特許庁

Consequently, a selector 31 extracts the minimum code specified with bl[N] among a plurality of minimum standards stored in the code_min[N], and an adding circuit 32 performs processing for adding the minimum code to the value stored in code_fin[N] in parallel, and defines the added results as a code assigned to the character.例文帳に追加

これにより、セレクタ３１が、ｃｏｄｅ＿ｍｉｎ［Ｍ］に格納された複数の最小基準のうちｂｌ［Ｎ］で指定された最小符号を取り出し、加算回路３２が、これをｃｏｄｅ＿ｆｉｎ［Ｎ］に格納された値に加算する処理を並列に行い、その結果を文字に割り当てられた符号とする。 - 特許庁

A lead gate 1 of a DRAM core cell, comprises N-channel MOS transistors 61, 63 whose gates are connected to bit lines BL, /BL via nodes N1, N2 respectively, and N-channel MOS transistors 2, 3 whose gates receive a row selection signal CSLR.例文帳に追加

ＤＲＡＭコアセルのリードゲート１は、各々のゲートがそれぞれノードＮ１，Ｎ２を介してビット線ＢＬ，／ＢＬに接続されるＮチャネルＭＯＳトランジスタ６１，６３と、各々のゲートがともに列選択信号ＣＳＬＲを受けるＮチャネルＭＯＳトランジスタ２，３とを含み、ＭＯＳトランジスタ２，３のゲート酸化膜はＭＯＳトランジスタ６１，６３のゲート酸化膜よりも薄い。 - 特許庁

A Huffman table decoding circuit stores a bit length bl[N] assigned to each character on input of the bit length assigned to the character, and stores the order of respective character strings among character strings to which the same bit length is assigned in code_fin[N].例文帳に追加

ハフマンテーブル復号回路において、文字に割り当てられたビット長の入力に応じて、各文字に割り当てられたビット長をｂｌ［Ｎ］に格納し、同じビット長が割り当てられた文字列の中での各文字列の順番をｃｏｄｅ＿ｆｉｎ［Ｎ］に格納する。 - 特許庁