pll-1とは 意味・読み方・使い方

The 1/N counter 2 frequency-divides the received clock CK on the basis of a frequency division ratio set to its inside and outputs the result of frequency division to a PLL oscillator 3 as a frequency division clock CKn.例文帳に追加

1/Nカウンタ2は、入力されるクロックCKを内部に設定されている分周比に基づき分周し、分周結果を分周クロックCKnとしてPLL発振器3へ出力する。 - 特許庁

When the CPU 2 is input the interruption notification, the CPU 2 inputs an instruction to decrease a progressive multiplication rate into the PLL circuit 1 and the progressive multiplication rate of the PLL circuit 1 is decreased.例文帳に追加

ＣＰＵ２は割り込み通知が入力されると、ＰＬＬ回路１に対し逓倍率を低下させる指示を入力してＰＬＬ回路１の逓倍率を低下させる。 - 特許庁

An area Z for PLL circuit formation where a PLL circuit 1 is formed and a sacrificed plate area X which is an area adjacent to the area Z and is cut away after circuit operation examination of the PLL circuit 1 are set on a substrate 20 for PLL circuit formation.例文帳に追加

ＰＬＬ回路形成用の基板２０には、ＰＬＬ回路１が形成されているＰＬＬ回路形成用領域Ｚと、当該領域Ｚに隣接する領域であってＰＬＬ回路１の回路動作検査後に切り捨てられる捨て板領域Ｘとを設定する。 - 特許庁

A detection part 5 detects whether or not the frequency difference between a frequency of a spread spectrum clock and a frequency of a PLL clock is within a first predetermined range.例文帳に追加

検出部5は，スペクトラム拡散クロックの周波数とPLLクロックの周波数との周波数差が第1の所定範囲内か否かを検出する。 - 特許庁

A PLL circuit 1 generates clocks PLLCLK1-PLLCLK5 different in phase.例文帳に追加

ＰＬＬ回路１は、位相の異なるクロックＰＬＬＣＬＫ１〜ＰＬＬＣＬＫ５を生成する。 - 特許庁

The PLL circuit has a phase comparator 1, a 1st charge pump circuit 2, an LPF3, a VCO4, and a frequency divider 5, and the PLL loop formed.例文帳に追加

この発明は、位相比較器１と、第１チャージポンプ回路２と、ＬＰＦ３と、ＶＣＯ４と、分周器５とを有し、これらがＰＬＬループを形成している。 - 特許庁

To realize both lock inspection under a PLL-closed loop and inspection under a PLL-opened loop on the same substrate without being affected by the respective inspections, in inspection of an integrated circuit 1 having the PLL.例文帳に追加

ＰＬＬを有する集積回路１の検査において、ＰＬＬ閉ループでのロック検査と、ＰＬＬ開ループでの検査を、それぞれの検査に影響を及ぼすことなく同一の基板上で実現することを目的とする。 - 特許庁

From the measured "high" level period (TH) of the PLL signal and "low" level period (TL) of the PLL signal, the duty of the PLL signal input in the first circuit block 1 can be accurately calculated.例文帳に追加

測定されたＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）及びＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）から、第１の回路ブロック１に入力されるＰＬＬ信号のデューティを高精度に算出できる。 - 特許庁