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synchronization impedanceとは 意味・読み方・使い方
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「synchronization impedance」の部分一致の例文検索結果
該当件数 : 10件
The device for adjusting impedance 3 includes a memory impedance adjuster 33, an IF impedance adjuster 32, and an impedance adjustment synchronization unit 37.例文帳に追加
インピーダンス調整装置3は、メモリインピーダンス調整部33と、IFインピーダンス調整部32と、インピーダンス調整同期ユニット37と、を備える。 - 特許庁
The impedance adjustment synchronization unit 37 supplies the IF impedance adjustment code to the memory interface 35 in synchronization with issuance of the ZQ adjustment command from the memory impedance adjuster 33.例文帳に追加
インピーダンス調整同期ユニット37は、メモリインピーダンス調整部33から前記ZQ調整コマンドが発行されたことに同期して前記IFインピーダンス調整コードを前記メモリインターフェース35に与える。 - 特許庁
The synchronization control section 11 is interlocked with the output power from the magnetron 2 and controls the impedance generator 5 to regulate the load impedance of the magnetron 2 thus reducing variation width of oscillation frequency of the magnetron 2.例文帳に追加
同期制御部11は、マグネトロン2の出力電力に連動してインピーダンス発生器5を制御し、マグネトロン2の負荷インピーダンスを調整し、マグネトロン2の発振周波数の変化幅を縮小する。 - 特許庁
When data are transmitted from a slave side to the master side, if the master side outputs a synchronization signal on the line during a synchronization period, the slave side outputs data according to the synchronization signal, and sets the buffer means of the master side to a high impedance during a time corresponding to the period of the data unit.例文帳に追加
スレーブ側からマスタ側にデータを伝送する場合、マスタ側からライン上に同期期間に同期信号を出力すると、スレーブ側により、同期信号に応じてデータが出力されると共に、データ部の期間に対応する期間、マスタ側のバッファ手段をハイインピーダンスに設定する。 - 特許庁
Assuming that the data is transmitted from a slave to a master, when a synchronization signal is output from the master onto a line during a synchronization time period, the slave outputs the data in accordance with the synchronization signal, and a buffer means of the master is set to have a high impedance during a time period corresponding to a time period of the data portion.例文帳に追加
スレーブ側からマスタ側にデータを伝送する場合、マスタ側からライン上に同期期間に同期信号を出力すると、スレーブ側により、同期信号に応じてデータが出力されると共に、データ部の期間に対応する期間、マスタ側のバッファ手段をハイインピーダンスに設定する。 - 特許庁
A voltage which is proportinal to the impedance across terminals of the magnetism-sensitive element is sensed by a switch 15 turned on in synchronization with the pulsed current and by a signal processing circuit 16 which holds a peak.例文帳に追加
感磁素子の端子間のインピーダンスに比例した電圧が、バルス電流に同期してオンするスイッチ15、ピークを保持する信号処理回路16により検出される。 - 特許庁
The magnetron oscillation device comprises a magnetron 2, a launcher 4 for taking out the output power of the magnetron 2, an impedance generator 5 having one end connected with the output end of the launcher 4, a reference signal supply section 6 connected with the other end of the impedance generator 5, and a synchronization control section 11.例文帳に追加
マグネトロン2と、マグネトロン2の出力電力を取り出すランチャ4と、ランチャ4の出力端に一端が接続されたインピーダンス発生器5と、インピーダンス発生器5の他端に接続された基準信号供給部6と、同期制御部11とを備える。 - 特許庁
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「synchronization impedance」の部分一致の例文検索結果
該当件数 : 10件
The semiconductor device includes an input terminal (122); a termination circuit (121) for specifying the input impedance of the input terminal; and a resistor (113) for fetching the output signal from an input circuit in synchronization with a clock signal.例文帳に追加
入力端子(122)と、上記入力端子における入力インピーダンスを規定する終端回路(121)と、入力回路の出力信号を上記クロック信号に同期して取り込むレジスタ(113)とを設ける。 - 特許庁
B phase output part (12) sets both ends of B phase coil into high impedance when receiving a high impedance control signal, fixes conduction state of the B phase coil when receiving a conduction fixing signal, and outputs a detection period signal to A phase induction voltage detection part (15) in synchronization with driving timing of the B phase coil when receiving the conduction fixing signal from A phase detection control part (13).例文帳に追加
B相出力部(12)は、ハイインピーダンス制御信号を受けてB相コイルの両端をハイインピーダンスにし、通電固定信号を受けてB相コイルの通電状態を固定し、A相検知制御部(13)から通電固定信号を受けてからB相コイルの駆動タイミングに同期してA相誘起電圧検知部(15)に検知期間信号を出力する。 - 特許庁
The CPU 11 determines the reset of the node 10b when a high impedance condition generated in the terminal 12 accompanied by the reset of the node 10b is recognized for 50 ms via the resistance 10f and the bit line 10e, and conducts synchronization processing required for the transmission and reception of parallel data to the node 10b.例文帳に追加
CPU11は、ノード10bのリセットに伴いビジー端子12に生ずるハイインピーダンス状態をプルアップ抵抗10f及びHSビットライン10eを介し50msの間認識したときノード10bのリセットと判定し、ノード10bとの間のパラレルデータの送受信に必要な同期化処理を行う。 - 特許庁
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