ckrとは 意味・読み方・使い方

The variable frequency divider 18 frequency-divides the unit clock CKi by the number Y and outputs a signal having a frequency being n times as large as the frequency fr of the reference clock CKr.例文帳に追加

可変分周器１８は、パルス数Ｙで単位クロックＣＫ_i を分周し、基準クロックＣＫ_r の周波数ｆｒのｎ倍の周波数を持つ信号を出力する。 - 特許庁

A CPU 31 compares the program for control with a master program read from Master ROM 100 according to the determination program, and makes the signal level of a CKR terminal high or low according to the result.例文帳に追加

ＣＰＵ３１は、判定プログラムに従って、制御用プログラムとマスタＲＯＭ１００から読み込んだマスタプログラムと比較し、結果に応じてＣＫＲ端子の信号レベルをハイまたはローとする。 - 特許庁

A phase comparator 11 compares the phase between an input reference clock signal CKR and a signal fed back from a frequency divider 14 and delivers an output signal corresponding to the phase difference to a filter section 12.例文帳に追加

位相比較器１１は、入力される参照クロック信号ＣＫＲと分周器１４からフィードバックされる信号との位相を比較して位相差に応じた出力信号をフィルタ部１２に出力する。 - 特許庁

The incremented value Cr is not updated synchronously with the read clock CKr while the write end signal is not inputted to the read counter 4, and the signal acquisition allowance signal Sa1 is not outputted as well.例文帳に追加

また、読み出しカウンタ４に書き込み終了信号が入力されていない間は、読み出しクロックＣＫｒに同期してインクリメント値Ｃｒは更新されず、信号取得許可信号Ｓａ１も出力されない。 - 特許庁

This data transfer device 13 is applied to a system for performing the transfer of data between a transmitting device for transmitting data synchronously with a transmission clock ck2 and a receiving device for receiving data synchronously with a receiving clock ckr.例文帳に追加

データ転送装置１３は、送信クロックｃｋｗに同期してデータを送信する送信装置と、受信クロックｃｋｒに同期してデータを受信する受信装置との間でデータの転送を行うシステムに適用される。 - 特許庁

A phase comparator 11a compares the phase of an input reference clock signal CKR with the phase of a signal fed back from a frequency divider 14 to output an output signal corresponding to the phase difference to a charge pump 16.例文帳に追加

位相比較器１１ａは、入力される参照クロック信号ＣＫＲと分周器１４からフィードバックされる信号との位相を比較して位相差に応じた出力信号をチャージポンプ１６に出力する。 - 特許庁

A reference clock CKr is frequency-divided into four by a frequency divider 11, a unit clock CKi is frequency-divided into two by a frequency divider 12 and the logical product of the output signals of the frequency dividers 11 and 12 is obtained by an AND gate 13.例文帳に追加

基準クロックＣＫ_r が分周器１１で４分周され、単位クロックＣＫ_i が分周器１２で２分周され、これらの分周器１１，１２の出力信号の論理積がＡＮＤゲート１３で求められる。 - 特許庁

The read counter 4 increments synchronously with the read clock CKr only while the write end signal is inputted, and an output signal controller outputs data stored in the buffer indicated by the incremented value Cr.例文帳に追加

読み出しカウンタ４は、書き込み終了信号が入力されている間のみ、読み出しクロックＣＫｒに同期してインクリメントし、出力信号制御部は、そのインクリメント値Ｃｒが示すバッファに格納されたデータを出力する。 - 特許庁