clock multiplierとは 意味・読み方・使い方

The clock multiplier circuit 1 multiplies an inputted reference clock signal SR to provide an output clock signal ST.例文帳に追加

クロック逓倍回路１は、入力されたレファレンスクロック信号ＳＲを逓倍した出力クロック信号ＳＴを出力する回路である。 - 特許庁

The frequency multiplier circuit (100) includes a delay line and a clock combining circuit (TOG).例文帳に追加

周波数逓倍回路（１００）は、遅延ラインとクロック合成回路（ＴＯＧ）を備える。 - 特許庁

An output of a clock multiplier 102 for multiplying the clock signal is counted by the set value of the setter 108 by a multiplying clock counter 107.例文帳に追加

クロック信号を逓倍するクロック逓倍器１０２の出力は、逓倍クロックカウンタ１０７により、利得設定器１０８の設定値だけカウントされる。 - 特許庁

A clock from an oscillation part 1 is inputted to an N-multiplier 3 which multiplies the clock by 1 to N (N: natural number).例文帳に追加

発振部１からのクロックはＮ倍器３に入力され、Ｎ倍器３で１〜Ｎ倍にＮ倍（Ｎ：自然数）される。 - 特許庁

A counter 545 counts a clock CLK and a multiplier 546 makes a count value 1/A-fold.例文帳に追加

カウンタ５４５はクロックＣＬＫをカウントし、乗算器５４６はカウント値を１／Ａ倍する。 - 特許庁

To provide a frequency multiplier and multiplication method with which a duty cycle of a clock can be adjusted.例文帳に追加

クロックのデューティサイクルを調整できる周波数逓倍器及び逓倍方法を提供する。 - 特許庁

An n-bit (n: positive integer) multiplier shift register 4 holds an n-bit multiplier and shifts it to the LSB, bit by bit synchronously with a clock signal.例文帳に追加

ｎビット（ｎは正の整数）の乗数シフトレジスタ４はｎビットの乗数を保持しクロック信号に同期してＬＳＢへ１ビットづつシフトする。 - 特許庁

Thus, the arithmetic operation processed within one clock comprising one-stage of adder and one-stage of multiplier.例文帳に追加

このように、１クロック内に処理する演算は、加算１段、乗算１段で構成される。 - 特許庁