instruction fetch cycleとは 意味・読み方・使い方

On the basis of the instruction fetch information, CPU simulators 4-1 to 4-n estimate an instruction fetch cycle.例文帳に追加

ＣＰＵシミュレータ４−１〜４−ｎは、上記命令フェッチ情報に基づき命令フェッチサイクルを見積もる。 - 特許庁

Concerning a digital signal processor for performing pipeline processing divided into three stages of an instruction fetch cycle, an instruction decode cycle and an instruction execute cycle, when decoding a conditional executing instruction through an instruction decoder 14, the value of a register A is put on a data bus while estimating the matching of conditions.例文帳に追加

命令フェッチサイクルと命令デコードサイクルと命令実行サイクルの３段階のステージに分かれたパイプライン処理を行うデジタルシグナルプロセッサにおいて、命令デコーダ１４で条件実行命令をデコードする際には、条件が一致することを想定してレジスタＡの値をデータバス上にのせる。 - 特許庁

Instructions are alternately selected from two threads every clock cycle and loaded into an IFAR (Instruction Fetch Address Register) 103.例文帳に追加

命令はクロック・サイクルごとに２つのスレッドから交互に選択してＩＦＡＲ（命令フェッチ・アドレス・レジスタ）１０３にロードする。 - 特許庁

SIMULTANEOUS MULTI THREAD PROCESSOR USING NUMBER OF EXECUTION CYCLE AS WEIGHT FOR NUMBER OF INSTRUCTION WORD TO FETCH THREAD, AND METHOD FOR SAME例文帳に追加

命令語数に実行周期回数を加重値として用いてスレッドをフェッチする同時多重スレッドプロセッサ及びその方法 - 特許庁

The decided number of execution clocks includes a parameter including the number of clocks in the bus cycle of load and store and the number of clocks in the bus cycle of instruction fetch, and the parameter is decided according to the bit width of the bus and the number of wait of the memory.例文帳に追加

決定される実行クロック数は、ロードおよびストアのバスサイクルによるクロック数と命令フェッチのバスサイクルによるクロック数とを示すパラメータを含み、パラメータはバスのビット幅とメモリのウェイト数とにより決定される。 - 特許庁