RU2230392C2 - Process of fabrication of self-scaling field-effect transistor with struct ure of superself-aligned bipolar transistor - Google Patents
Process of fabrication of self-scaling field-effect transistor with struct ure of superself-aligned bipolar transistor Download PDFInfo
- Publication number
- RU2230392C2 RU2230392C2 RU2001126630/28A RU2001126630A RU2230392C2 RU 2230392 C2 RU2230392 C2 RU 2230392C2 RU 2001126630/28 A RU2001126630/28 A RU 2001126630/28A RU 2001126630 A RU2001126630 A RU 2001126630A RU 2230392 C2 RU2230392 C2 RU 2230392C2
- Authority
- RU
- Russia
- Prior art keywords
- polycrystalline silicon
- layer
- dielectric
- silicon
- windows
- Prior art date
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 100
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 34
- 239000010703 silicon Substances 0.000 claims abstract description 34
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 210000003323 beak Anatomy 0.000 claims abstract description 14
- 230000003647 oxidation Effects 0.000 claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 18
- 238000001459 lithography Methods 0.000 claims description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 10
- 238000003486 chemical etching Methods 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000001465 metallisation Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000005275 alloying Methods 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 6
- 238000004377 microelectronic Methods 0.000 abstract description 2
- 238000005554 pickling Methods 0.000 abstract 4
- 239000002904 solvent Substances 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 125000006850 spacer group Chemical group 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
Областью применения изобретения является микроэлектроника, а именно технология изготовления наиболее массовых полевых транзисторов со структурой металл-окисел-полупроводник (МОП транзисторов).The scope of the invention is microelectronics, namely the manufacturing technology of the most massive field effect transistors with a metal-oxide-semiconductor structure (MOS transistors).
Технология изготовления полевого транзистора непрерывно усовершенствуется, в первую очередь, за счет успехов современной литографии, обеспечивающей возможность последовательного уменьшения величины минимального размера важнейшего элемента транзистора - длины затвора (в серийных изделиях до 0,25 мкм и ниже).The manufacturing technology of a field-effect transistor is constantly being improved, first of all, due to the success of modern lithography, which provides the possibility of successively reducing the minimum size of the most important element of the transistor - the gate length (in serial products to 0.25 microns and below).
Все чаще в технологии изготовления полевого транзистора используются методы самосовмещения элементов транзистора, например, традиционно поликристаллического кремниевого затвора с изолирующим диэлектриком, самосовмещенных металлических контактов к областям стоков и истоков транзистора [1], поликристаллических кремниевых электродов со стоковой и истоковой областями полевого транзистора [2, 3].Increasingly, the manufacturing technology of a field-effect transistor uses methods of self-alignment of transistor elements, for example, a traditionally polycrystalline silicon gate with an insulating dielectric, self-aligned metal contacts to the areas of the drains and the sources of the transistor [1], polycrystalline silicon electrodes with the drain and source areas of the field-effect transistor [2, 3 ].
Однако в известных способах отсутствуют методы полного (или как принят альтернативный термин в технической литературе для биполярной технологии - “суперсамосовмещения”) одновременно всех основных элементов полевого транзистора - “окна под транзистор в диэлектрике”. “поликристаллических кремниевых электродов к областям стока и истока”, “бокового диэлектрика у затвора - спейсера”, “металлических покрытий на поликристаллических кремниевых электродах и затворе”, позволяющих получить максимальный выигрыш по снижению площади транзистора, минимизировать отдельные элементы структуры полевого транзистора, а значит повысить качество и процент выхода годных транзисторов и в целом микросхем на полевых транзисторах.However, in the known methods there are no methods for complete (or as an alternative term is accepted in the technical literature for bipolar technology - “super-self-alignment”) all of the main elements of a field-effect transistor - “windows under the transistor in the dielectric”. “Polycrystalline silicon electrodes to the drain and source regions”, “lateral dielectric at the gate-spacer”, “metal coatings on polycrystalline silicon electrodes and the gate”, which allow to obtain the maximum gain in reducing the transistor area, minimize individual elements of the structure of the field-effect transistor, and therefore increase the quality and percentage of suitable transistors and, in general, field-effect transistor circuits.
Наиболее близким к изобретению является способ изготовления суперсамосовмещенного биполярного транзистора [4], включающий формирование на поверхности кремниевой пластины первого слоя диэлектрика, вытравливание в нем окон с вертикальными стенками под базу транзистора, осаждение первого слоя поликристаллического кремния и легирования его примесью требуемого типа проводимости, осаждение второго слоя диэлектрика с толщиной не менее двух погрешностей совмещения на литографии, формирование маски фоторезиста эмиттерного окна таким образом, что границы эмиттерного окна в фоторезисте проходят над вертикальными участками второго слоя диэлектрика, образованными на ступенях окон в первом слое диэлектрика, и располагаются не ближе одной погрешности совмещения на литографии от каждой боковой стенки вертикальных участков второго диэлектрика, травление горизонтальных участков второго диэлектрика до первого слоя поликристаллического кремния, травление первого слоя поликристаллического кремния, легирование кремния для создания активной области базы, формирование в окнах пристеночного диэлектрика (спейсера), осаждение второго слоя поликристаллического кремния, легирования его примесями эмиттера, формирование отжигом базовых и эмиттерных областей диффузией примеси из поликристаллического кремния, создание контактов к ним и металлизации.Closest to the invention is a method of manufacturing a super-self-aligned bipolar transistor [4], which includes forming a first dielectric layer on a silicon wafer surface, etching windows with vertical walls therein under the transistor base, depositing a first layer of polycrystalline silicon and doping it with an impurity of the required type of conductivity, depositing a second a dielectric layer with a thickness of at least two alignment errors on lithography, the formation of a photoresist mask of the emitter window in this way ohm, that the borders of the emitter window in the photoresist pass over the vertical sections of the second dielectric layer formed on the steps of the windows in the first dielectric layer and are located no closer than one alignment error on the lithography from each side wall of the vertical sections of the second dielectric, etching of the horizontal sections of the second dielectric to the first layer of polycrystalline silicon, etching of the first layer of polycrystalline silicon, doping of silicon to create an active region of the base, the formation of wall dielectric (spacer), deposition of the second layer of polycrystalline silicon, doping it with impurities of the emitter, the formation of annealing of the base and emitter regions by diffusion of impurities from polycrystalline silicon, creating contacts to them and metallization.
На фиг.1.1-1.4 представлены основные этапы изготовления суперсамосовмещенного биполярного транзистора в соответствии с прототипом [4].Figure 1.1-1.4 presents the main stages of manufacturing a super-self-aligned bipolar transistor in accordance with the prototype [4].
На фиг.1.1 приведен разрез структуры после формирования на поверхности пластины (1) первого слоя диэлектрика (2), вытравливания в нем окон под базу (3), осаждения первого слоя поликристаллического кремния (4). легирования его примесью, осаждения второго слоя диэлектрика (5) с толщиной не менее двух погрешностей совмещения на литографии, формирования маски фоторезиста (6) таким образом, что границы эмиттерных окон в фоторезисте проходят над вертикальными участками второго слоя диэлектрика.Figure 1.1 shows a section of the structure after the formation of the first dielectric layer (2) on the wafer surface (1), etching of windows under it (3) in it, and deposition of the first layer of polycrystalline silicon (4). doping it with an impurity, deposition of a second dielectric layer (5) with a thickness of at least two alignment errors on lithography, formation of a photoresist mask (6) so that the boundaries of the emitter windows in the photoresist pass over the vertical sections of the second dielectric layer.
На фиг.1.2 показаны операции: вертикального плазмохимического травления горизонтальных участках второго диэлектрика (7) до первого слоя поликристаллического кремния, травления первого слоя поликристаллического кремния до кремния (8), легирования кремния (9).Figure 1.2 shows the operations: vertical plasma-chemical etching of the horizontal sections of the second dielectric (7) to the first layer of polycrystalline silicon, etching of the first layer of polycrystalline silicon to silicon (8), doping of silicon (9).
На фиг.1.3 показаны операции: формирования пристеночного диэлектрика (спейсера) (11) плазмохимическим травлением горизонтальных участков (10) осажденного диэлектрика для формирования спейсера.Figure 1.3 shows the operations of: forming a wall dielectric (spacer) (11) by plasma-chemical etching of the horizontal sections (10) of the deposited dielectric to form a spacer.
На фиг.1.4. показаны операции: осаждения и легирования второго слоя поликристаллического кремния (12), формирование отжигом эмиттерных (14) и базовых (15, 16) областей диффузией примесей из поликристаллического кремния, создание контактов к ним и металлизации (13).In figure 1.4. operations are shown: the deposition and doping of the second layer of polycrystalline silicon (12), the formation by annealing of the emitter (14) and base (15, 16) regions by diffusion of impurities from polycrystalline silicon, the creation of contacts to them and metallization (13).
Как следует из рассмотрения технического решения прототипа - в способе изготовления биполярного транзистора применен метод суперсовмещения всех основных элементов биполярного транзистора между собой, начиная с “окна под базу в диэлектрике”, формирования “базовых поликристаллических кремниевых электродов”, масштабированного “окна под эмиттер”, формирования “пристеночного диэлектрика - спейсера”, формирования “поликристаллического кремниевого электрода эмиттера”, формирования “диффузионных областей базы и эмиттера”.As follows from the consideration of the technical solution of the prototype - in the method of manufacturing a bipolar transistor, the method of super-alignment of all the main elements of the bipolar transistor with each other, starting from the “window under the base in the dielectric”, the formation of the “base polycrystalline silicon electrodes”, the scaled “window under the emitter”, the formation “Near-wall dielectric-spacer”, formation of “polycrystalline silicon emitter electrode”, formation of “diffusion regions of the base and emitter”.
При этом важнейшим преимуществом технического решения способа, указанного в прототипе, является масштабирование (уменьшение) размера эмиттера до значений меньших величины минимального размера на литографии, что создает возможность существенного улучшения качества и снижения размера транзистора и в целом повышения интеграции и процента выхода годных микросхем, использующих данный тип транзистора.At the same time, the most important advantage of the technical solution of the method indicated in the prototype is the scaling (reduction) of the emitter size to values smaller than the minimum size on lithography, which makes it possible to significantly improve the quality and reduce the size of the transistor and, in general, increase the integration and the yield of suitable circuits using this type of transistor.
Задачей, на решение которой направлено изобретение, является достижение технического результата, заключающегося в использовании методов полного самосовмещения (суперсамосовмещения) основных элементов полевого транзистора и самомасштабирования затвора в процессе изготовления полевого транзистора до значений, меньших величины минимального размера на литографии.The problem to which the invention is directed is to achieve a technical result consisting in the use of methods of full self-alignment (super-self-alignment) of the main elements of a field effect transistor and self-scaling of the gate during the manufacture of a field effect transistor to values smaller than the minimum size on lithography.
Для достижения названного технического результата в способе изготовления транзистора, включающем формирование на поверхности кремниевой пластины первого слоя диэлектрика, вытравливание в нем окон с вертикальными стенками под области транзистора, осаждение первого слоя поликристаллического кремния, легирование его примесью требуемого типа проводимости с необходимой концентрацией, осаждение второго слоя диэлектрика с толщиной не менее двух погрешностей совмещения на литографии, формирование маски фоторезиста таким образом, что границы окон в фоторезисте проходят над вертикальными участками второго слоя диэлектрика, образованными на ступенях окон в первом слое диэлектрика, и располагаются не ближе одной погрешности совмещения на литографии от каждой боковой стенки вертикальных участков второго диэлектрика, травление горизонтальных участков второго диэлектрика до первого слоя поликристаллического кремния, травление первого слоя поликристаллического кремния, формирование на боковых стенках первого слоя поликристаллического кремния пристеночного диэлектрика, осаждение второго слоя поликристаллического кремния, легирование его примесью требуемого типа проводимости с необходимой концентрацией, термический отжиг для формирования областей транзистора диффузией из поликристаллического кремния, формирование контактов к электродам из поликристаллического кремния и металлизации, первый слой диэлектрика создают методом локального окисления кремния через маску нитрида кремния вокруг области полевого транзистора, производят вытравливание окон в первом диэлектрике вертикальным травлением раздельно для области стока и области истока с перекрытием окнами “клюва” первого диэлектрика в сторону диэлектрика, получаемого локальным окислением, и глубиной травления окон в диэлектрике, обеспечивающей планарность диэлектрика в окнах с поверхностью кремния, и расстоянием между окнами для области стока и области истока, превышающим ширину затвора полевого транзистора, производят травление горизонтальных и наклонных, над областями “клюва”, участков второго диэлектрика до первого слоя поликристаллического кремния, а после вытравливания первого слоя поликристаллического кремния производят осаждение второю слоя поликристаллического кремния, легируют его типом примеси с концом грацией, необходимыми для создания слабо легированных областей стока и истока полевого транзистора, травят горизонтальные и наклонные, над областями “клюва”, участки второго слоя поликристаллического кремния до кремния и первого диэлектрика, формируют на поверхности кремния и боковых стенках второго поликристаллического кремния слой диэлектрика не менее толщины требуемого подзатворного диэлектрика, осаждают третий слой поликристаллического кремния, легируют его типом примеси с концентрацией, необходимыми для формирования затвора из поликристаллического кремния данного типа полевого транзистора, термическим отжигом формируют сильно легированные области стока и истока диффузией из первого поликристаллического кремния и слабо легированные области стока и истока диффузией из второго поликристаллического кремния.To achieve the named technical result in a method for manufacturing a transistor, which includes forming a first dielectric layer on a silicon wafer surface, etching windows with vertical walls under the transistor region in it, depositing the first layer of polycrystalline silicon, doping it with an impurity of the required type of conductivity with the required concentration, depositing the second layer dielectric with a thickness of at least two alignment errors on lithography, the formation of a photoresist mask in such a way that the faces of the windows in the photoresist pass over the vertical sections of the second dielectric layer formed on the steps of the windows in the first dielectric layer, and are located no closer than one alignment error on the lithography from each side wall of the vertical sections of the second dielectric, etching of the horizontal sections of the second dielectric to the first layer of polycrystalline silicon, etching of the first layer of polycrystalline silicon, the formation of a wall dielectric on the side walls of the first layer of polycrystalline silicon deposition of the second layer of polycrystalline silicon, doping it with an impurity of the required type of conductivity with the required concentration, thermal annealing to form regions of the transistor by diffusion from polycrystalline silicon, the formation of contacts to polycrystalline silicon electrodes and metallization, the first dielectric layer is created by local oxidation of silicon through a silicon nitride mask around the field transistor region, etching of the windows in the first dielectric by vertical etching of p Especially for the drain region and the source region with the windows of the “beak” of the first dielectric overlapping towards the insulator obtained by local oxidation and the depth of etching of the windows in the dielectric, which ensures planarity of the dielectric in windows with a silicon surface, and the distance between the windows for the drain region and the source region, exceeding the gate width of the field-effect transistor, etch horizontal and inclined sections of the second dielectric to the first layer of polycrystalline silicon above the “beak” regions, and after etching If the first layer of polycrystalline silicon is deposited, the second layer of polycrystalline silicon is deposited, doped with the type of impurity with the end of grace necessary to create lightly doped drain and source fields of the field effect transistor, and the horizontal and inclined sections of the second layer of polycrystalline silicon to silicon are etched and the first dielectric, form on the surface of silicon and the side walls of the second polycrystalline silicon a dielectric layer of not less than the thickness of the required gate of the dielectric, a third layer of polycrystalline silicon is deposited, doped with the type of impurity with the concentration necessary to form a gate of polycrystalline silicon of this type of field-effect transistor, strongly annealed drain regions and source with diffusion from the first polycrystalline silicon and lightly alloyed regions of drain and source with diffusion are formed by thermal annealing from the second polycrystalline silicon.
Таким образом, отличительными признаками предлагаемого изобретения является то, что первый слой диэлектрика создают методом локального окисления кремния через маску нитрида кремния вокруг области полевого транзистора, производят вытравливание окон в первом диэлектрике вертикальным травлением раздельно для области стока и области истока с перекрытием окнами “клюва” первого диэлектрика в сторону диэлектрика, получаемого локальным окислением, и глубиной травления окон в диэлектрике, обеспечивающей планарность диэлектрика в окнах с поверхностью кремния, и расстоянием между окнами для области стока и области истока, превышающим ширину затвора полевого транзистора, производят травление горизонтальных и наклонных, над областями “клюва”, участков второго диэлектрика до первого слоя поликристаллического кремния, а после вытравливания первого слоя поликристаллического кремния производят осаждение второго слоя поликристаллического кремния, легируют его типом примеси с концентрацией, необходимыми для создания слабо легированных областей стока и истока полевого транзистора, травят горизонтальные и наклонные, над областями “клюва”, участки второго слоя поликристаллического кремния до кремния и первого диэлектрика, формируют на поверхности кремния и боковых стенках второго поликристаллического кремния слой диэлектрика не менее толщины требуемого подзатворного диэлектрика, осаждают третий слой поликристаллического кремния, легируют его типом примеси с концентрацией, необходимыми для формирования затвора из поликристаллического кремния данного типа полевого транзистора, термическим отжигом формируют сильно легированные области стока и истока диффузией из первого поликристаллического кремния и слабо легированные области стока и истока диффузией из второго поликристаллического кремния.Thus, the distinguishing features of the present invention is that the first dielectric layer is created by local silicon oxidation through a silicon nitride mask around the field transistor region, and the windows in the first dielectric are etched by vertical etching separately for the drain region and the source region with the beak overlapping the first dielectric in the direction of the dielectric obtained by local oxidation and the depth of etching of the windows in the dielectric, which ensures the planarity of the dielectric in the windows with the silicon surface, and the distance between the windows for the drain region and the source region exceeding the gate width of the field-effect transistor, etch the horizontal and inclined sections of the second dielectric to the first layer of polycrystalline silicon above the “beak” regions, and after etching the first layer of polycrystalline silicon, deposition the second layer of polycrystalline silicon, doped with its type of impurity with the concentration necessary to create lightly doped regions of the drain and the source of the field tra nzistor, etched horizontal and inclined, above the “beak” areas, sections of the second layer of polycrystalline silicon to silicon and the first dielectric, form a dielectric layer on the silicon surface and side walls of the second polycrystalline silicon not less than the thickness of the required gate dielectric, precipitate the third layer of polycrystalline silicon, dope its type of impurity with the concentration necessary for forming a gate of polycrystalline silicon of this type of field-effect transistor, thermal annealing f heavily doped drain and source regions are formed by diffusion from the first polycrystalline silicon and weakly doped drain and source regions by diffusion from the second polycrystalline silicon.
Данная совокупность отличительных признаков позволяет решить поставленную задачу - полного самосовмещения (или суперсамосовмещения) одновременно всех основных элементов полевого транзистора друг относительно друга. При этом важнейшим преимуществом способа является возможность самомасштабирования длины затвора до значений, существенно меньших величины минимального размера на литографии.This set of distinctive features allows us to solve the problem - full self-alignment (or super-self-alignment) simultaneously of all the main elements of the field effect transistor relative to each other. In this case, the most important advantage of the method is the possibility of self-scaling the shutter length to values significantly smaller than the minimum size on lithography.
На фиг.2.1-2.4 представлены основные этапы изготовления самомасштабируемого полевого транзистора.Figure 2.1-2.4 presents the main stages of manufacturing a self-scaled field effect transistor.
На фиг.2.1 приведен разрез структуры транзистора после формирования на поверхности пластины (1) локальным окислением первого слоя диэлектрика (17), вытравливания в нем окон с вертикальными стенками (18) под области стока и истока полевого транзистора (пунктиром показаны участки стравливаемого диэлектрика в области клювов), осаждения первого слоя поликристаллического кремния (4), легирования его примесью, осаждения второго слоя диэлектрика (5) с толщиной не менее двух погрешностей совмещения на литографии, формирования маски фоторезиста (6) таким образом, что границы окон в фоторезисте проходят над вертикальными участками второго слоя диэлектрика.Figure 2.1 shows a section of the structure of the transistor after forming on the surface of the plate (1) by local oxidation of the first dielectric layer (17), etching windows with vertical walls (18) in it under the drain area and the source of the field effect transistor (dashed sections of the etched dielectric in the region beaks), deposition of the first layer of polycrystalline silicon (4), doping with its impurity, deposition of the second layer of dielectric (5) with a thickness of at least two alignment errors on lithography, the formation of a photoresist mask (6) so m a manner that the boundaries of the windows in the photoresist extend above the vertical portions of the second dielectric layer.
На фиг.2.2 показаны операции: травления горизонтальных (и наклонных - на чертеже не показаны) участков второго диэлектрика (7) до первого слоя поликристаллического кремния, травления первого слоя поликристаллического кремния до кремния (8) и до первого диэлектрика в области клюва (на рисунке не показано).Figure 2.2 shows the operations: etching of horizontal (and inclined — not shown in the drawing) sections of the second dielectric (7) to the first layer of polycrystalline silicon, etching of the first layer of polycrystalline silicon to silicon (8) and to the first dielectric in the beak region (in the figure not shown).
На фиг.2.3 показаны операции: осаждения второго слоя поликристаллического кремния на горизонтальных (19 - показаны на чертеже пунктиром) и вертикальных (20) поверхностях, легирования его типом примеси с концентрацией, необходимой для последующего формирования из него диффузией слаболегированных областей стока и истока, травления горизонтальных (и наклонных - на чертеже не показано) участков второго слоя поликристаллического кремния до кремния (21) и до первого диэлектрика в области клюва (на чертеже не показано), окисления поверхности кремния и второго поликристаллического кремния на толщину подзатворного диэлектрика (на рисунке показано жирной линией)Figure 2.3 shows the operations: deposition of the second layer of polycrystalline silicon on horizontal (dashed 19) and vertical (20) surfaces, doping it with the type of impurity with the concentration necessary for the subsequent formation from it of diffusion of lightly doped drain and source regions, etching horizontal (and inclined — not shown in the drawing) sections of the second layer of polycrystalline silicon to silicon (21) and to the first dielectric in the beak region (not shown in the drawing), oxidation of the silicon surface and the second polycrystalline silicon to the thickness of the gate dielectric (the figure shows the bold line)
На фиг.2.4 показаны операции: осаждения третьего слоя поликристаллического кремния (22), легирования его типом примеси с концентрацией, необходимой для формирования затвора из поликристаллического кремния, термического отжига для формирования слабо и сильно легированных областей стоков и истоков (22 и 23) транзисторов, диффузией из первого и второго слоев поликристаллического кремния, контактов к электродам из поликристаллического кремния и металлизации (13).Figure 2.4 shows the operations: deposition of the third layer of polycrystalline silicon (22), doping it with the type of impurity with the concentration necessary to form a gate of polycrystalline silicon, thermal annealing to form weakly and heavily doped regions of drains and sources (22 and 23) of transistors, diffusion from the first and second layers of polycrystalline silicon, contacts to polycrystalline silicon electrodes and metallization (13).
Как следует из рассмотрения предлагаемого технического решения - в способе изготовления самомосштабируемого полевого транзистора применены методы полного самосовмещения (или суперсамосовмещения) одновременно всех основных элементов полевого транзистора - “окна в диэлектрике под область полевого транзистора”, “поликристаллических кремниевых электродов к областям стока и истока”, “бокового диэлектрика (спейсера)” и “поликристаллического кремниевого затвора”, “металлических покрытий на поликристаллических кремниевых электродах и затворе” - друг с другом, позволяющих получить максимальный выигрыш по снижению площади транзистора, а значит и по его параметрам и проценту выхода годных транзисторов, а значит и микросхем на их основе.As follows from the consideration of the proposed technical solution, in the method of manufacturing a self-stabilizing field-effect transistor, the methods of full self-alignment (or super-self-alignment) of all the main elements of the field-effect transistor at the same time - “windows in the dielectric under the field-effect transistor region”, “polycrystalline silicon electrodes to the drain and source regions”, are used, “Side dielectric (spacer)” and “polycrystalline silicon gate”, “metal coatings on polycrystalline silicon electrode ah and shutter ”- with each other, allowing you to get the maximum gain in reducing the transistor area, and therefore in its parameters and the percentage of suitable transistors, and hence microcircuits based on them.
При этом важнейшим преимуществом технического решения предлагаемого способа является масштабирование (уменьшение) длины затвора до значений, меньших величины минимального топологического размера (или минимального размера на литографии), что создает возможность создать способ самомастабируемого полевого транзистора с существенным улучшением главных параметров транзистора, определяемых длиной затвора, определяющих быстродействие транзистора и повышения степени интеграции при производстве микросхем на данном типе транзисторов.In this case, the most important advantage of the technical solution of the proposed method is the scaling (reduction) of the gate length to values smaller than the minimum topological size (or the minimum size on lithography), which makes it possible to create a method of self-stabilizing field-effect transistor with a significant improvement in the main parameters of the transistor, determined by the gate length, determining the speed of the transistor and increasing the degree of integration in the production of microcircuits on this type of transistor.
В предлагаемом способе принципиально изменен порядок изготовления областей полевого транзистора.In the proposed method, the manufacturing order of the fields of the field effect transistor is fundamentally changed.
Вместо традиционной последовательности в известных способах:Instead of the traditional sequence in known methods:
- формирование затвора транзистора с длиной, определяемой минимальным размером на литографии,- forming a transistor gate with a length determined by the minimum size on lithography,
- создание бокового диэлектрика при затворе - спейсера,- creating a lateral dielectric with a shutter - spacer,
- формирование областей стока и истока, электродов к ним и металлизации, когда самосовмещенными элементами транзистора были “затвор транзистора” и “спейсер при затворе”, а размеры областей стоков и истоков и контактов к ним определялись величиной погрешностей совмещения и минимальным размером на литографии - в предлагаемом способе следующая последовательность:- formation of drain and source regions, electrodes to them and metallization, when the “transistor gate” and “gate spacer” were self-aligned transistor elements, and the sizes of the drain and source regions and the contacts to them were determined by the magnitude of alignment errors and the minimum size on lithography - in the proposed method the following sequence:
- формирование областей стока и исток и электродов к ним,- the formation of drain areas and the source and electrodes to them,
- формирование бокового диэлектрика (спейсера) при электродах к стоку и истоку,- the formation of a side dielectric (spacer) with electrodes to the drain and source,
- формирование окна под затвор с длиной, существенно меньшей величины минимального размера на литографии.- the formation of a window for the shutter with a length significantly less than the minimum size on lithography.
Способ принципиально позволяет опережать возможности литографии по получению минимальных размеров в области субмикрона.The method fundamentally allows you to get ahead of the capabilities of lithography to obtain the minimum size in the region of the submicron.
Кроме того, для снижения емкости “затвор-исток” и “затвор-сток” полевого транзистора в предлагаемом способе предлагается увеличивать толщину диэлектрика между затвором (из третьего слоя поликристаллического кремния) и электродами к стоку и истоку (формируемыми из первого слоя поликристаллического кремния). С этой целью окисление кремния и второго слоя поликристаллического кремния проводится после формирования боковых участков второго слоя поликристаллического кремния и термического отжига, формирующего слаболегированные области стока и истока диффузией из торцев второго слоя поликристаллического кремния, лежащих на кремнии, а окисление проводится до полного прокисления боковых участков второго слоя поликристаллического кремния.In addition, to reduce the capacitance of the gate-source and gate-drain field effect transistor, the proposed method proposes to increase the thickness of the dielectric between the gate (from the third layer of polycrystalline silicon) and the electrodes to the drain and source (formed from the first layer of polycrystalline silicon). To this end, the oxidation of silicon and the second layer of polycrystalline silicon is carried out after the formation of the side sections of the second layer of polycrystalline silicon and thermal annealing, forming lightly doped drain and source regions by diffusion from the ends of the second layer of polycrystalline silicon lying on silicon, and the oxidation is carried out until the side sections of the second are completely acidified layer of polycrystalline silicon.
Затем вертикальным плазмохимическим травлением удаляют окисел только с кремния (при этом прокисленные боковые участки второго слоя поликристаллического кремния не травятся) и формируют на поверхности кремния необходимый по толщине и качеству подзатворный диэлектрик.Then, vertical plasma-chemical etching removes the oxide only from silicon (the acidified side sections of the second layer of polycrystalline silicon are not etched) and form a gate dielectric that is necessary in thickness and quality on the silicon surface.
Возможным способом снижения сопротивления электродов к областям стока и истока и поликристаллического кремниевого затвора может являться способ нанесения на первый и третий слои поликристаллического кремния слоя полицида металла с последующей совместной обработкой слоев.A possible way to reduce the resistance of the electrodes to the areas of drain and source and of a polycrystalline silicon gate can be a method of depositing a layer of a metal polycide on the first and third layers of polycrystalline silicon, followed by joint processing of the layers.
Проведенные патентные исследования показали, что совокупность признаков предлагаемого изобретения является новой, что доказывает новизну заявляемого способа.Patent studies have shown that the set of features of the invention is new, which proves the novelty of the proposed method.
Кроме того, патентные исследования показали, что в литературе отсутствуют данные, показывающие влияние отличительных признаков заявляемого изобретения на достижение технического результата, что подтверждает изобретательский уровень предлагаемого способа.In addition, patent studies have shown that in the literature there are no data showing the influence of the distinguishing features of the claimed invention on the achievement of a technical result, which confirms the inventive step of the proposed method.
Пример. На поверхности монокристаллической пластине КЭФ 4, 9 (100) формируют стандартную нитридную маску с подслоем двуокиси кремния для создания области полевого транзистора, формируют методом локального окисления первый диэлектрик толщиной 0,6 мкм, через маску фоторезиста формируют в первом диэлектрике окна под область стока и область истока, осаждают первый слой поликристаллического кремния толщиной 0,25 мкм пиролизом моносилана при температуре 640°С, имплантируют в слой поликристаллического кремния бор с дозой 600 мккул/см2 и энергией 30 КЭВ, осаждают слой второго диэлектрика пиролизом ТЭОСа при 715°С толщиной 0,4 мкм, через маску фоторезиста проводят травление второго слоя диэлектрика до поликристаллического кремния, травят первый слой поликристаллического кремния, осаждают второй слой поликристаллического кремния толщиной 0,15 мкм при температуре 640°C разложением моносилана, имплантируют его бором с дозой 5 мкмул/см2, вертикальным плазмохимическим травлением травят горизонтальные и наклонные участки поликристаллического кремния, формируют окислением подзатворный диэлектрик на кремнии и боковой поверхности второго слоя поликристаллического кремния, осаждают третий слой поликристаллического кремния 0,2 мкм, имплантируют его мышьяком с дозой 1000 мккул/см2, после чего отжигают структуру при температуре 850°С, плазмохимическим травлением через маску фоторезиста формируют затвор из поликристаллического кремния, с помощью маски фоторезиста вскрывают во втором диэлектрике контактные окна к поликристаллическим кремниевым электродам к стоку и истоку и формируют металлическую разводку из алюминия.Example. A standard nitride mask with a silicon dioxide sublayer is formed on the surface of a KEF 4, 9 (100) single crystal wafer to create a field-effect transistor region, a first dielectric of 0.6 μm thickness is formed by local oxidation, a window under the drain region and a region are formed through the photoresist mask in the first dielectric source, the first layer of polycrystalline silicon is deposited with a thickness of 0.25 μm by pyrolysis of monosilane at a temperature of 640 ° C, boron is implanted into a layer of polycrystalline silicon with a dose of 600 μg / cm 2 and an energy of 30 KEV, precipitation the second dielectric layer is pyrolyzed by TEOS at 0.45 μm thick at 715 ° С, the second dielectric layer is etched through the photoresist mask to polycrystalline silicon, the first polycrystalline silicon layer is etched, the second polycrystalline silicon layer is deposited with a thickness of 0.15 μm at a temperature of 640 ° C by decomposition monosilane, it is implanted with boron with a dose of 5 μm / cm 2 , horizontal and inclined sections of polycrystalline silicon are etched with vertical plasma-chemical etching, and a gate dielectric is formed by oxidation silicon and the lateral surface of the second layer of polycrystalline silicon, a third layer of polycrystalline silicon is deposited with 0.2 μm, implanted with arsenic with a dose of 1000 μg / cm 2 , after which the structure is annealed at a temperature of 850 ° C, a shutter made of polycrystalline silicon is formed by plasma-chemical etching through a photoresist mask , using a photoresist mask, open in the second dielectric contact windows to polycrystalline silicon electrodes to the drain and source and form a metal wiring of aluminum.
Пример, описанный выше, получения самомастабируемого “n” канального полевого транзистора с длиной затвора 0,35 мкм при минимальном размере на литографии 0,8 мкм является частным случаем, в котором используется предлагаемый способ. Предлагаемый способ может использоваться для создания также самомастабируемого “р” канального полевого транзистора, комплементарной пары полевых транзисторов (КМОП), полевых транзисторов с другими размерами затвора, не выходя за пределы патентных притязаний.The example described above, obtaining a self-stabilizing “n” channel field effect transistor with a gate length of 0.35 μm with a minimum size of 0.8 μm on lithography is a special case in which the proposed method is used. The proposed method can be used to create a self-stabilizing “p” channel field-effect transistor, a complementary pair of field-effect transistors (CMOS), field-effect transistors with other gate sizes, without going beyond the scope of patent claims.
ЛитератураLiterature
1. Технология СБИС. Под редакцией С. ЗИ. Книга 2. Стр. 222 (Рис.11. 19а).1. VLSI technology. Edited by S. ZI.
2. Патент РФ N2106719 с приоритетом от 10.03.98 г.2. RF patent N2106719 with priority of 03/10/98.
3. Патент РФ N2141148 с приоритетом от 10.11.99 г.3. RF patent N2141148 with a priority of 10.11.99
4. Патент РФ N2110868 с приоритетом от 09.11.95 г.4. RF patent N2110868 with priority dated November 9, 1995
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2001126630/28A RU2230392C2 (en) | 2001-10-01 | 2001-10-01 | Process of fabrication of self-scaling field-effect transistor with struct ure of superself-aligned bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2001126630/28A RU2230392C2 (en) | 2001-10-01 | 2001-10-01 | Process of fabrication of self-scaling field-effect transistor with struct ure of superself-aligned bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2001126630A RU2001126630A (en) | 2003-08-27 |
| RU2230392C2 true RU2230392C2 (en) | 2004-06-10 |
Family
ID=32845359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2001126630/28A RU2230392C2 (en) | 2001-10-01 | 2001-10-01 | Process of fabrication of self-scaling field-effect transistor with struct ure of superself-aligned bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2230392C2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2351036C1 (en) * | 2007-09-14 | 2009-03-27 | Государственное Учреждение "Научно-производственный комплекс "Технологический центр" Московского Государственного института электронной техники" (ГУ НПК "ТЦ" МИЭТ) | Method of bipolar transistor manufacturing |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2463682C1 (en) * | 2011-01-24 | 2012-10-10 | Открытое акционерное общество "Научно-исследовательский институт полупроводниковых приборов" (ОАО "НИИПП") | Method for filed transistor manufacturing |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
| US5196357A (en) * | 1991-11-18 | 1993-03-23 | Vlsi Technology, Inc. | Method of making extended polysilicon self-aligned gate overlapped lightly doped drain structure for submicron transistor |
| RU2110868C1 (en) * | 1995-11-09 | 1998-05-10 | Акционерное общество открытого типа "НИИМЭ и завод "Микрон" | Bipolar transistor manufacturing process |
| RU2141148C1 (en) * | 1998-07-09 | 1999-11-10 | Акционерное общество открытого типа "НИИМЭ и завод "Микрон" | Process of manufacture of bicos/bimos device |
-
2001
- 2001-10-01 RU RU2001126630/28A patent/RU2230392C2/en active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
| US5196357A (en) * | 1991-11-18 | 1993-03-23 | Vlsi Technology, Inc. | Method of making extended polysilicon self-aligned gate overlapped lightly doped drain structure for submicron transistor |
| RU2110868C1 (en) * | 1995-11-09 | 1998-05-10 | Акционерное общество открытого типа "НИИМЭ и завод "Микрон" | Bipolar transistor manufacturing process |
| RU2141148C1 (en) * | 1998-07-09 | 1999-11-10 | Акционерное общество открытого типа "НИИМЭ и завод "Микрон" | Process of manufacture of bicos/bimos device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2351036C1 (en) * | 2007-09-14 | 2009-03-27 | Государственное Учреждение "Научно-производственный комплекс "Технологический центр" Московского Государственного института электронной техники" (ГУ НПК "ТЦ" МИЭТ) | Method of bipolar transistor manufacturing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5290720A (en) | Transistor with inverse silicide T-gate structure | |
| KR930001559B1 (en) | Method for manufacturing field effect transistor | |
| JP3521246B2 (en) | Field effect transistor and method of manufacturing the same | |
| US5753557A (en) | Bridge-free self aligned silicide process | |
| EP0083785A2 (en) | Method of forming self-aligned field effect transistors in integrated circuit structures | |
| EP0083784B1 (en) | Procedure for manufacturing integrated circuit devices having sub-micrometer dimension elements, and resulting structure | |
| JPH04225529A (en) | Improved method for manufacture of integrated-circuit structure body provided with lightly doped drain (ldd) | |
| JPH03173480A (en) | Manufacture of semiconductor device having multilayer conduction line lying on board | |
| JPS624867B2 (en) | ||
| JPH0260217B2 (en) | ||
| KR910006700B1 (en) | The method of manufacturing of mos type semiconductor device | |
| KR100202048B1 (en) | Process for fabricating power-mos semiconductor device and device obtained therewith | |
| KR950001950B1 (en) | Method of making mos fet within ic | |
| US5115296A (en) | Preferential oxidization self-aligned contact technology | |
| RU2230392C2 (en) | Process of fabrication of self-scaling field-effect transistor with struct ure of superself-aligned bipolar transistor | |
| US5783486A (en) | Bridge-free self aligned silicide process | |
| US4216573A (en) | Three mask process for making field effect transistors | |
| JP2000294782A (en) | Manufacture of semiconductor device | |
| RU2141148C1 (en) | Process of manufacture of bicos/bimos device | |
| JPH0640549B2 (en) | Method for manufacturing MOS semiconductor device | |
| JPH02196434A (en) | Manufacture of mos transistor | |
| JPS6246570A (en) | Vertical type semiconductor device and manufacture thereof | |
| JPH08321607A (en) | Semiconductor device and manufacturing method thereof | |
| RU2234165C1 (en) | Method for manufacturing self-scaled bipolar cmos structure | |
| JPS6211516B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| QB4A | Licence on use of patent |
Free format text: LICENCE Effective date: 20130801 |