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WO2025257989A1 - 半導体装置および半導体装置の製造方法 - Google Patents
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WO2025257989A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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drain electrode
semiconductor device
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    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 

Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • a semiconductor device that has a source field plate (hereafter referred to as SFP) between the gate electrode and drain electrode, which has the same potential as the source electrode.
  • SFP source field plate
  • an SFP presents the problem of parasitic capacitance occurring between the two-dimensional electron gas (2DEG) surface of the semiconductor layer and the bottom surface of the SFP. Because one end of the 2DEG surface is connected to the drain electrode, the parasitic capacitance occurring between the 2DEG surface and the SFP becomes the parasitic capacitance between the drain and source electrodes (Cds). Because Cds affects the power consumption and frequency characteristics of the semiconductor device, a small Cds is preferable. Cds is proportional to the area of the bottom surface of the SFP and inversely proportional to the distance between the 2DEG surface and the bottom surface of the SFP.
  • 2DEG two-dimensional electron gas
  • Patent Document 1 discloses an SFP with a stepped underside.
  • the underside of the SFP on the drain electrode side is higher than the underside on the gate electrode side. This makes it possible to increase the distance between the underside of the drain electrode side and the 2DEG surface, thereby reducing the parasitic capacitance Cds compared to a configuration with a flat underside. Therefore, even if the SFP is extended to alleviate the electric field, an increase in Cds can be suppressed.
  • the underside of the drain electrode side is higher than the underside of the gate electrode side, so Cds is lower at the end of the SFP on the drain electrode side than at the end of the SFP on the gate electrode side. This means that the effect of concentrating the electric field at the end of the SFP on the drain electrode side is weakened.
  • the method of Patent Document 1 can be said to sacrifice the effect of electric field relaxation by the SFP in exchange for reducing the parasitic capacitance Cds.
  • the first objective of this disclosure is to provide a semiconductor device that can achieve both electric field relaxation through SFP and Cds reduction.
  • the second objective of this disclosure is to provide a method for manufacturing a semiconductor device that can achieve both electric field relaxation through SFP and Cds reduction.
  • a first aspect of the present disclosure provides: a semiconductor substrate; a first semiconductor layer stacked on an upper surface of the semiconductor substrate; a second semiconductor layer stacked on an upper surface of the first semiconductor layer and having a band gap larger than that of the first semiconductor layer; a source electrode and a drain electrode formed on an upper surface of the second semiconductor layer, and a gate electrode disposed between the source electrode and the drain electrode; an insulating film covering an upper surface of the second semiconductor layer and a side surface and an upper surface of the gate electrode; a conductive source field plate electrically connected to the source electrode and extending from the gate electrode toward the drain electrode on the insulating film; and
  • the insulating film below the end of the source field plate extending toward the drain electrode is thinner than the insulating film below the other portion of the source field plate.
  • the second aspect is depositing a first semiconductor layer on an upper surface of a semiconductor substrate; stacking a second semiconductor layer having a larger band gap than the first semiconductor layer on an upper surface of the first semiconductor layer; forming a source electrode, a drain electrode, and a gate electrode disposed between the source electrode and the drain electrode on the upper surface of the second semiconductor layer; forming a first insulating film on an upper surface of the second semiconductor layer; forming an opening in the first insulating film between the gate electrode and the drain electrode to expose the second semiconductor layer; forming a second insulating film covering the upper surface of the second semiconductor layer exposed by the opening, the upper surface of the first insulating film, and the side and upper surfaces of the gate electrode; forming a conductive source field plate connected to the source electrode, covering the side surface and the top surface of the gate electrode via the second insulating film, and extending from the gate electrode toward the drain electrode on the second insulating film; Including, In the method for manufacturing a semiconductor device, it is preferable that an end of the source field
  • the insulating film below the end of the SFP on the drain electrode side is thinner than the insulating film below the other part of the SFP. This strengthens the effect of concentrating the electric field at the end. Furthermore, by increasing the thickness of the insulating film in the other part of the SFP on the drain electrode side, the parasitic capacitance Cds of the entire SFP is reduced. Therefore, it is possible to achieve both electric field relaxation by the SFP5 and a reduction in Cds.
  • 10A and 10B are diagrams illustrating the relationship between a cross section of a semiconductor device according to a comparative example of the present disclosure and the electric field distribution.
  • 10A and 10B are diagrams illustrating the relationship between a cross section of a semiconductor device according to a comparative example of the present disclosure and the electric field distribution.
  • 10 is a model for simulating the maximum electric field strength in a semiconductor device according to a comparative example of the present disclosure.
  • 10 is a result of simulating the maximum electric field strength in a semiconductor device according to a comparative example of the present disclosure.
  • 1 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a third embodiment of the present disclosure.
  • 10A to 10C are cross-sectional views illustrating a method for forming a second insulating film according to a third embodiment of the present disclosure.
  • FIG. 11 is a cross-sectional view showing a modified example of the semiconductor device according to the third embodiment of the present disclosure.
  • FIG. 10 is a cross-sectional view showing a modified example of the semiconductor device of the present disclosure.
  • Comparative Example 1 is a diagram showing the relationship between the cross section of a semiconductor device 200 according to a comparative example of the present disclosure and the electric field distribution.
  • the semiconductor device 200 differs from the present disclosure in that it does not have an SFP 5.
  • the vertical axis represents the electric field strength
  • the horizontal axis corresponds to the position on the first insulating film 2 in the cross section.
  • the electric field between the gate and drain electrodes is concentrated at the end of the gate electrode 4 on the drain electrode side.
  • FIG 2 is a diagram showing the relationship between the cross section of a semiconductor device 300 according to a comparative example of the present disclosure and the electric field distribution.
  • Semiconductor device 300 has a structure in which an SFP5 is added to semiconductor device 200 of Figure 1.
  • the SFP5 of semiconductor device 300 differs from that of the present disclosure in that the underside is flat.
  • the electric field is concentrated only at the end of the gate electrode 4 on the drain electrode side, but in this figure, it is also concentrated at the end of the SFP5 on the drain electrode side. In other words, the provision of the SFP5 reduces the electric field between the gate and drain electrodes.
  • the provision of the SFP5 makes it possible to redirect some of the electric field lines (not shown) from the gate electrode 4 toward the 2DEG surface 12 toward the SFP5 side. This also has the effect of reducing the gate-drain electrode capacitance Cgd.
  • Figure 3 shows a model 400 for simulating the maximum electric field strength in a semiconductor device 300 according to a comparative example of the present disclosure.
  • a model 400 was used that included a semiconductor substrate 1, a gate electrode 4 formed on the semiconductor substrate 1, a second insulating film 3 covering the gate electrode 4 and the semiconductor substrate 1, and an SFP 5 covering the gate electrode 4 via the second insulating film 3.
  • a source electrode (not shown) was located on the left side of the semiconductor substrate 1, and a drain electrode (not shown) was located on the right side of the page.
  • the relationship between the extension distance D when the SFP 5 was extended from the end of the gate electrode 4 on the drain electrode side toward the drain electrode side and the maximum electric field strength within the semiconductor device 300 was calculated.
  • Figure 4 shows the results of a simulation of the maximum electric field strength in a semiconductor device 300 according to a comparative example of the present disclosure.
  • the horizontal axis represents the extension distance D of the SFP5
  • the vertical axis represents the maximum electric field strength within the first semiconductor layer 6 when the semiconductor device 300 is operated as a transistor.
  • the shorter the extension distance D the higher the maximum electric field strength. This is because the electric fields concentrated at the drain electrode side end of the gate electrode 4 and the drain electrode side end of the SFP5 interfere with each other and strengthen each other.
  • the longer the extension distance D the weaker the interference and the lower the maximum electric field strength.
  • First Embodiment 5 is a cross-sectional view showing a semiconductor device 100 according to the first embodiment of the present disclosure.
  • a first semiconductor layer 6 and a second semiconductor layer 7 are stacked in this order on the upper surface of a semiconductor substrate 1.
  • the first semiconductor layer 6 is a GaN channel layer.
  • the first semiconductor layer 6 is not limited to GaN, and may be composed of a Group III nitride semiconductor such as InGaN, AlGaN, or AlInGaN.
  • the second semiconductor layer 7 is an AlGaN layer.
  • the second semiconductor layer 7 is not limited to AlGaN, and may be composed of a Group III nitride semiconductor such as GaN, InGaN, AlGaN, AlN, or AlInGaN.
  • a heterobarrier is formed at the interface between the second semiconductor layer 7 and the first semiconductor layer 6.
  • the second semiconductor layer 7 has a larger band gap than the first semiconductor layer 6, and a 2DEG plane 12 is formed on the side of the first semiconductor layer 6 near the interface.
  • a first insulating film 2 is formed on the upper surface of the second semiconductor layer 7.
  • the first insulating film 2 is formed to prevent current collapse caused by the surface of the second semiconductor layer 7.
  • the first insulating film 2 is made of, for example, SiO2 or SiN.
  • a buffer layer (e.g., a single layer or multiple layers of a Group III nitride semiconductor such as GaN, AlGaN, AlN, InGaN, or AlInGaN) may be stacked between the semiconductor substrate 1 and the first semiconductor layer 6.
  • a Group III nitride semiconductor such as GaN, AlGaN, AlN, InGaN, or AlInGaN
  • a gate electrode 4 is formed on the upper surface of the second semiconductor layer 7, penetrating the first insulating film 2.
  • the gate electrode 4 is formed between a source electrode and a drain electrode (neither shown) which are formed spaced apart on the upper surface of the second semiconductor layer 7.
  • the source electrode is located to the left of the page, and the drain electrode is located to the right of the page.
  • the first semiconductor layer 6 and the second semiconductor layer 7 extend over a range that includes areas directly below the source electrode and directly below the drain electrode.
  • the 2DEG surface 12 is electrically connected to the source electrode and the drain electrode.
  • the gate electrode 4 may be made of, for example, Ni, TiN, Pt, Pd, Cu, Ta, TaN, W, WSi, Al, Au, or Ti.
  • the gate electrode 4 does not necessarily have to penetrate the first insulating film 2.
  • the gate electrode 4 may have a MIS (Metal-Insulator-Semiconductor) structure.
  • an opening 8 is formed in the first insulating film 2, exposing the second semiconductor layer 7.
  • the opening 8 is formed at a position away from the gate electrode 4.
  • a second insulating film 3 is formed to cover the upper surface of the second semiconductor layer 7 exposed by the opening 8, the upper surface of the first insulating film 2, and the side and upper surfaces of the gate electrode 4.
  • the second insulating film 3 is formed to insulate the gate electrode 4 from the SFP 5.
  • the second insulating film 3 is recessed along the opening 8.
  • the SFP5 is formed to cover the side and top surfaces of the gate electrode 4 via the second insulating film 3.
  • the SFP5 extends from the gate electrode 4 side to the drain electrode side, and the end of the SFP5 extending to the drain electrode side is above the opening 8. Because the second insulating film 3 is recessed along the opening 8, the bottom surface of the SFP5 at the end on the drain electrode side is lower than the bottom surface at other positions.
  • the SFP5 is made of a conductive material such as Ti or Al.
  • the surface of the SFP 5 facing the semiconductor substrate 1 is referred to as the lower surface of the SFP 5.
  • the first insulating film 2 and the second insulating film 3 are considered as a single unit and are referred to as insulating film 10. Because the first insulating film 2 is absent, the insulating film 10 below the end of the SFP 5 on the drain electrode side is thinner than the insulating film 10 below the other portion of the SFP 5. Therefore, the distance between the bottom surface of the SFP 5 and the 2DEG surface 12 is shortest at the end on the drain electrode side. In other words, in this disclosure, the parasitic capacitance Cds at the end on the drain electrode side of the SFP 5 is locally increased, thereby strengthening the effect of concentrating the electric field at that end.
  • the thickness of the underlying second insulating film 3 can be increased to increase the distance between the bottom surface of the SFP5 and the 2DEG surface 12.
  • the parasitic capacitance Cds is increased at the end portion on the drain electrode side of the SFP5
  • reducing the parasitic capacitance Cds in the portion other than the end portion makes it possible to sufficiently reduce the parasitic capacitance Cds of the SFP5 as a whole. Therefore, it is possible to achieve both electric field relaxation by the SFP5 and a reduction in Cds.
  • a method for manufacturing the semiconductor device 100 disclosed herein First, a first semiconductor layer 6 is laminated on the upper surface of a semiconductor substrate 1. Then, a second semiconductor layer 7 having a larger band gap than the first semiconductor layer 6 is laminated on the upper surface of the first semiconductor layer 6. Then, a first insulating film 2 is formed on the upper surface of the second semiconductor layer 7 by sputtering or the like.
  • the first insulating film 2 is further processed to form an opening for the gate electrode 4, exposing the second semiconductor layer 7.
  • An opening 8 is then formed in the first insulating film 2 between the position where the gate electrode 4 will be formed and the position where the drain electrode will be formed, exposing the second semiconductor layer 7.
  • the gate electrode 4 is then formed on the top surface of the second semiconductor layer 7 in the opening for the gate electrode.
  • a source electrode and a drain electrode are then formed on the top surface of the second semiconductor layer 7.
  • a second insulating film 3 is formed by sputtering or the like, covering the upper surface of the second semiconductor layer 7 exposed by the opening 8, the upper surface of the first insulating film 2, and the side and upper surfaces of the gate electrode 4. Furthermore, an SFP 5 is formed on the second insulating film 3, which is connected to the source electrode and covers the side and upper surface of the gate electrode 4 via the second insulating film 3, extending from the gate electrode 4 toward the drain electrode. The SFP 5 is formed so that the end of the SFP 5 extending toward the drain electrode is above the opening 8.
  • the semiconductor device 100 of the present disclosure is advantageous in that it can be manufactured with almost no changes to the manufacturing process of the semiconductor device 300 of the comparative example. Specifically, in the manufacture of the semiconductor device 300, the semiconductor device 100 of the present disclosure is obtained by forming an additional opening 8 when processing the first insulating film 2 to form an opening for the gate electrode 4. As described above, the semiconductor device 100 of the present disclosure exhibits superior effects to the semiconductor device 300 of the comparative example in terms of electric field relaxation and Cds reduction.
  • FIG. 6 is a cross-sectional view showing a semiconductor device 100 according to a second embodiment of the present disclosure.
  • the second semiconductor layer 7 below the end of the SFP 5 on the drain electrode side contains fluorine 11 for reducing the 2DEG concentration. This makes it possible to adjust the Cds at the end of the SFP 5 so as to weaken it in accordance with the characteristics of electric field relaxation and parasitic capacitance Cds required for the semiconductor device 100.
  • fluorine 11 in the etching gas used to form the opening 8 in the first insulating film 2, it is possible to introduce fluorine 11 into the second semiconductor layer 7 through the opening 8. From the perspective of minimizing the impact on the electrical characteristics of the semiconductor device 100, it is desirable to introduce fluorine 11 only into the second semiconductor layer 7 around the opening 8. However, if the opening 8 and the opening for the gate electrode 4 are simultaneously formed in the first insulating film 2 by a single etching process, fluorine will also be introduced through the opening for the gate electrode 4. In that case, the fluorine introduced into the second semiconductor layer 7 through the opening for the gate electrode 4 may be removed by heat treatment.
  • FIG. 7 is a cross-sectional view showing a semiconductor device 100 according to a third embodiment of the present disclosure.
  • the second insulating film 3 covering the side surface of the gate electrode 4 is extended toward the drain electrode.
  • the lower surface of the SFP 5 can be made higher by the extension, and the parasitic capacitance Cds can be reduced compared to the first embodiment.
  • FIG. 8 is a cross-sectional view showing a method for forming the second insulating film 3 according to the third embodiment of the present disclosure.
  • the second insulating film 3 is isotropically grown on the upper surface of the second semiconductor layer 7 exposed by the opening 8, the upper surface of the first insulating film 2, and the side and upper surfaces of the gate electrode 4.
  • the second insulating film 3 covering the gate electrode 4 extends toward the drain electrode.
  • the second insulating film 3 is etched such that the etching rate in the depth direction is faster than the etching rate in the lateral direction.
  • This anisotropic etching allows the second insulating film 3 to be processed to the desired thickness while leaving as much of the portion of the second insulating film 3 extending toward the drain electrode as possible.
  • the etching may be dry etching or wet etching.
  • anisotropic etching does not necessarily have to be performed on the second insulating film 3; isotropic etching may also be used.
  • Figure 9 is a cross-sectional view showing a modified example of a semiconductor device 100 according to the third embodiment of the present disclosure.
  • a non-conductive block 9 is embedded between the second insulating film 3 and the SFP 5.
  • the block 9 contacts the second insulating film 3 that covers the side of the gate electrode 4 on the drain electrode side, and extends from the gate electrode side to the drain electrode side. However, the block 9 does not contact the end of the SFP 5 on the drain electrode side. This allows the lower surface of the SFP 5 to be raised in the portion other than the end of the SFP 5, achieving the same effect as in the third embodiment.
  • the thickness of the block 9 is not limited.
  • the material of the block 9 may be, for example, resin, as long as it is non-conductive.
  • Figure 10 is a cross-sectional view showing a modified example of the semiconductor device 100 of the present disclosure.
  • the SFP5 does not necessarily need to cover the side and top surfaces of the gate electrode 4 via the second insulating film 3; it is sufficient if it extends from the end of the gate electrode 4 on the drain electrode side toward the drain electrode. If the insulating film 10 below the end of the SFP5 extending toward the drain electrode is thinner than the insulating film 10 below the portion of the SFP5 other than the end, the effects described in embodiments 1 to 3 can be obtained.

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  • Junction Field-Effect Transistors (AREA)

Abstract

本開示はＳＦＰによる電界緩和と、Ｃｄｓの低減とを両立することができる半導体装置および半導体装置の製造方法を提供することを目的とする。本開示の半導体装置は、半導体基板と、半導体基板の上面に積層された第１の半導体層と、第１の半導体層の上面に積層され第１の半導体層よりも大きなバンドギャップを有する第２の半導体層と、第２の半導体層の上面に形成されたソース電極、ドレイン電極、ゲート電極と、第２の半導体層の上面とゲート電極の側面および上面を覆う絶縁膜と、ソース電極に電気的に接続され、絶縁膜の上においてゲート電極からドレイン電極の方向に延びる導電性のＳＦＰとを有する。ＳＦＰのドレイン電極の方向に延びた端部の下にある絶縁膜はＳＦＰの該端部でない部分の下にある絶縁膜よりも薄い。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関する。
　ゲート電極とドレイン電極との間に、ソース電極と同電位のソースフィールドプレート（Ｓｏｕｒｃｅ　Ｆｉｅｌｄ　Ｐｌａｔｅ、以下ＳＦＰと称する）を設ける半導体装置が知られる。ＳＦＰを設けることによりゲート電極のドレイン電極側の端部に集中している電界をＳＦＰのドレイン電極側の端部にも集中させることができる。これによりゲート－ドレイン電極間の電界を緩和することができる。
　一方、ＳＦＰを設けることで半導体層の２次元電子ガス（Ｔｗｏ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ、以下２ＤＥＧと称する）面とＳＦＰの下面との間に寄生容量が生じる問題がある。２ＤＥＧ面は一端がドレイン電極と接続されているため、２ＤＥＧ面とＳＦＰとの間に発生する寄生容量は、ドレイン－ソース電極間の寄生容量（以下、Ｃｄｓと称する）となる。Ｃｄｓは半導体装置の消費電力、周波数特性に影響を与えるため、小さいほうが好ましい。ＣｄｓはＳＦＰの下面の面積に比例し、２ＤＥＧ面とＳＦＰの下面との距離に反比例する。
　電界緩和の観点では、ＳＦＰをゲート電極側からドレイン電極側に延ばし、電界をＳＦＰのドレイン電極側に集中させた方が有利であると言える。
　しかしながら、ＳＦＰを延ばすことでＳＦＰの下面の面積が増大すると、Ｃｄｓが増大してしまう。すなわち、ＳＦＰを用いた電界緩和と寄生容量Ｃｄｓの低減はトレードオフの関係にあることが知られる。
　トレードオフを打破する観点から、特許文献１には、下面が階段状のＳＦＰが開示されている。そこではＳＦＰのドレイン電極側の下面がゲート電極側の下面よりも高くされている。これによりドレイン電極側の下面と２ＤＥＧ面との距離を長くすることができることから、下面が平坦である構成に比べて寄生容量Ｃｄｓを低減させることができる。したがって電界緩和のためにＳＦＰを延ばしてもＣｄｓの増大を抑制できる。
国際公開第２０２１／２３０２８３号公報
　特許文献１のＳＦＰではゲート電極側の下面よりもドレイン電極側の下面を高くしていることから、ＳＦＰのゲート電極側の端部よりもドレイン電極側の端部においてＣｄｓが低い状態である。このことは、ＳＦＰのドレイン電極側の端部に電界を集中させる効果を弱めていることを意味する。すなわち、特許文献１の方法では寄生容量Ｃｄｓを低減させる代わりにＳＦＰによる電界緩和の効果を犠牲にしていると言える。
　本開示は上述の課題を解決するため、ＳＦＰによる電界緩和と、Ｃｄｓの低減とを両立することができる半導体装置を提供することを第１の目的とする。
　本開示は上述の課題を解決するため、ＳＦＰによる電界緩和と、Ｃｄｓの低減とを両立することができる半導体装置の製造方法を提供することを第２の目的とする。
　本開示の第１の態様は、
　半導体基板と、
　前記半導体基板の上面に積層された第１の半導体層と、
　前記第１の半導体層の上面に積層され前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層と、
　前記第２の半導体層の上面に形成されたソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
　前記第２の半導体層の上面と前記ゲート電極の側面および上面を覆う絶縁膜と、
　前記ソース電極に電気的に接続され、前記絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートと、
　を有し、
　前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部の下にある前記絶縁膜は前記ソースフィールドプレートの該端部でない部分の下にある前記絶縁膜よりも薄い、半導体装置であることが好ましい。
　また第２の態様は、
　半導体基板の上面に第１の半導体層を積層する工程と、
　前記第１の半導体層の上面に前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層を積層する工程と、
　前記第２の半導体層の上面にソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極を形成する工程と、
　前記第２の半導体層の上面に第１の絶縁膜を形成する工程と、
　前記ゲート電極と前記ドレイン電極の間において前記第１の絶縁膜に開口を形成し前記第２の半導体層を露出させる工程と、
　前記開口によって露出された前記第２の半導体層の上面と、前記第１の絶縁膜の上面と、前記ゲート電極の側面および上面とを覆う第２の絶縁膜を形成する工程と、
　前記ソース電極に接続され、前記第２の絶縁膜を介して前記ゲート電極の前記側面および前記上面を覆い、前記第２の絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートを形成する工程と、
　を含み、
　前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部は、前記開口の上にある半導体装置の製造方法であることが好ましい。
　本開示では、ＳＦＰのドレイン電極側の端部の下にある絶縁膜がＳＦＰの該端部でない部分の下にある絶縁膜よりも薄くなっている。これにより該端部に電界を集中させる効果を強めている。さらに、ＳＦＰのドレイン電極側の端部でない部分においては、絶縁膜の厚みを大きくすることで、ＳＦＰ全体としての寄生容量Ｃｄｓを低減させている。したがってＳＦＰ５による電界緩和と、Ｃｄｓの低減とを両立することができる。
本開示の比較例に係る半導体装置の断面と、電界分布の関係を示す図である。 本開示の比較例に係る半導体装置の断面と、電界分布の関係を示す図である。 本開示の比較例に係る半導体装置における最大電界強度をシミュレーションするためのモデルである。 本開示の比較例に係る半導体装置における最大電界強度をシミュレーションした結果である。 本開示の実施の形態１に係る半導体装置を示す断面図である。 本開示の実施の形態２に係る半導体装置を示す断面図である。 本開示の実施の形態３に係る半導体装置を示す断面図である。 本開示の実施の形態３に係る第２の絶縁膜の形成方法を示す断面図である。 本開示の実施の形態３に係る半導体装置の変形例を示す断面図である。 本開示の半導体装置の変形例を示す断面図である。
　本開示について述べる前に比較例について説明する。本開示と共通又は対応する構成要素には同じ符号を使用している。ここでは主に本開示との相違点を説明するものとし、本開示と共通又は対応する構成要素の説明は本開示の説明において行うこととする。
〈比較例〉
　図１は本開示の比較例に係る半導体装置２００の断面と、電界分布の関係を示す図である。半導体装置２００はＳＦＰ５が無い点で本開示と異なる。電界分布を示すグラフにおいて縦軸は電界強度であり、横軸は断面図の第１の絶縁膜２上の位置に対応する。背景技術でも述べたように、ＳＦＰ５が無い場合、ゲート－ドレイン電極間の電界はゲート電極４のドレイン電極側の端部に集中する。
　図２は本開示の比較例に係る半導体装置３００の断面と、電界分布の関係を示す図である。半導体装置３００は、図１の半導体装置２００にＳＦＰ５が追加された構造を有する。ただし半導体装置３００のＳＦＰ５は下面が平坦である点で本開示と異なる。ＳＦＰ５が無い図１の構造においてはゲート電極４のドレイン電極側の端部にのみ集中していた電界が、本図ではＳＦＰ５のドレイン電極側の端部にも集中している。言い換えればＳＦＰ５を設けることでゲート－ドレイン電極間の電界が緩和されている。またＳＦＰ５を設けることでゲート電極４から２ＤＥＧ面１２へ向かう電気力線（不図示）の一部をＳＦＰ５側へと向かわせることができる。したがってゲート－ドレイン電極間容量Ｃｇｄを低減させる効果も得られる。
　図３は本開示の比較例に係る半導体装置３００における最大電界強度をシミュレーションするためのモデル４００である。シミュレーションにおいては、半導体基板１と、半導体基板１の上に形成されたゲート電極４と、ゲート電極４および半導体基板１を覆う第２の絶縁膜３と、第２の絶縁膜３を介してゲート電極４を覆うＳＦＰ５を備えるモデル４００を使用した。また半導体基板１上において紙面左方向にソース電極（不図示）が存在し、紙面右方向にドレイン電極（不図示）が存在するとした。シミュレーションにおいては、ＳＦＰ５をゲート電極４のドレイン電極側の端部からドレイン電極側に延ばした場合の延長距離Ｄと、半導体装置３００内の最大電界強度の関係を計算した。
　図４は本開示の比較例に係る半導体装置３００における最大電界強度をシミュレーションした結果である。横軸はＳＦＰ５の延長距離Ｄであり、縦軸は半導体装置３００をトランジスタとして動作させた際の第１の半導体層６内の最大電界強度である。延長距離Ｄが短いほど最大電界強度が高いが、これはゲート電極４のドレイン電極側の端部とＳＦＰ５のドレイン電極側の端部に集中している電界が互いに干渉して強め合うためである。延長距離Ｄを長くするほど干渉が弱まり最大電界強度が下がる。すなわち電界緩和の観点では、ＳＦＰ５をゲート電極４側からドレイン電極側にできるだけ延ばし、電界をＳＦＰ５のドレイン電極側の端部に集中させた方が有利である。
〈本開示〉
　以降では本開示の実施の形態について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１
　図５は本開示の実施の形態１に係る半導体装置１００を示す断面図である。半導体基板１の上面に第１の半導体層６と第２の半導体層７が順に積層されている。
　第１の半導体層６はＧａＮチャネル層である。第１の半導体層６はＧａＮに限らず、例えばＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されてもよい。
　第２の半導体層７は、ＡｌＧａＮ層である。第２の半導体層７は、ＡｌＧａＮに限らず、例えばＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されてもよい。第２の半導体層７と第１の半導体層６との界面にはヘテロ障壁が形成されている。第２の半導体層７は、第１の半導体層６よりもバンドギャップが大きく、界面近傍の第１の半導体層６層側には２ＤＥＧ面１２が形成される。
　第２の半導体層７の上面に第１の絶縁膜２が形成されている。第１の絶縁膜２は第２の半導体層７の表面起因の電流コラプスを抑止するために形成される。第１の絶縁膜２は例えばＳｉＯ２またはＳｉＮである。
　なお半導体基板１と第１の半導体層６の間にバッファ層（例えばＩＩＩ族窒化物半導体であるＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層もしくは複数層）が積層されてもよい。
　第２の半導体層７の上面において第１の絶縁膜２を貫通するゲート電極４が形成されている。ゲート電極４は、第２の半導体層７の上面に互いに離間して形成されるソース電極とドレイン電極（ともに不図示）の間に形成される。ここでは紙面左方向にソース電極が存在し、紙面右方向にドレイン電極が存在するものとする。第１の半導体層６と第２の半導体層７はソース電極の真下とドレイン電極の真下を含む範囲に延在する。２ＤＥＧ面１２はソース電極およびドレイン電極に電気的に接続されている。
　ゲート電極４の材料は、例えば、Ｎｉ、ＴｉＮ、Ｐｔ、Ｐｄ、Ｃｕ、Ｔａ、ＴａＮ、Ｗ、ＷＳｉ、Ａｌ、Ａｕ、Ｔｉ等である。なおゲート電極４は必ずしも第１の絶縁膜２を貫通していなくともよい。すなわち、ゲート電極４はＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造でもよい。
　ゲート電極４とドレイン電極の間において、第１の絶縁膜２には開口８が形成され、第２の半導体層７を露出させている。開口８はゲート電極４から離間する位置に形成されている。
　開口８によって露出された第２の半導体層７の上面と、第１の絶縁膜２の上面と、ゲート電極４の側面および上面を覆う第２の絶縁膜３が形成されている。第２の絶縁膜３はゲート電極４をＳＦＰ５から絶縁させるために形成されている。第２の絶縁膜３は開口８に沿って凹んでいる。
　第２の絶縁膜３を介してゲート電極４の側面と上面を覆うＳＦＰ５が形成されている。ＳＦＰ５はゲート電極４側からドレイン電極側へと延び、ドレイン電極側へ延びたＳＦＰ５の端部は開口８の上にある。第２の絶縁膜３が開口８に沿って凹んでいることにより、ＳＦＰ５のドレイン電極側の端部における下面は他の位置における下面よりも低くなっている。ＳＦＰ５は例えばＴｉ、Ａｌ等の導電性の材料である。
　なお本開示ではＳＦＰ５の半導体基板１側の表面をＳＦＰ５の下面と称している。
　ここで第１の絶縁膜２と第２の絶縁膜３を一体として捉え、絶縁膜１０とする。第１の絶縁膜２が無い分、ＳＦＰ５のドレイン電極側の端部の下にある絶縁膜１０はＳＦＰ５の該端部でない部分の下にある絶縁膜１０よりも薄くなっている。したがって、ＳＦＰ５の下面と２ＤＥＧ面１２との距離は、ドレイン電極側の端部において最も短くなっている。言い換えれば本開示ではＳＦＰ５のドレイン電極側の端部における寄生容量Ｃｄｓを局所的に高めることで、該端部に電界を集中させる効果を強めている。
　また、ＳＦＰ５のドレイン電極側の端部でない部分においては、下層の第２の絶縁膜３の厚みを大きくすることで、ＳＦＰ５の下面と２ＤＥＧ面１２との距離を離すことができる。このように本開示ではＳＦＰ５のドレイン電極側の端部においては寄生容量Ｃｄｓを高くしているものの、該端部でない部分における寄生容量Ｃｄｓを低減させることでＳＦＰ５全体としては寄生容量Ｃｄｓを十分に低減することができる。したがってＳＦＰ５による電界緩和と、Ｃｄｓの低減とを両立することができる。
　以下に本開示の半導体装置１００の製造方法を示す。まず半導体基板１の上面に第１の半導体層６を積層する。さらに第１の半導体層６の上面に第１の半導体層６よりも大きなバンドギャップを有する第２の半導体層７を積層する。さらに、第２の半導体層７の上面に第１の絶縁膜２をスパッタ法等により成膜する。
　さらに第１の絶縁膜２を加工してゲート電極４用の開口を形成し第２の半導体層７を露出させる。さらにゲート電極４を形成する位置とドレイン電極を形成する位置の間において第１の絶縁膜２に開口８を形成し第２の半導体層７を露出させる。さらにゲート電極用の開口において、第２の半導体層７の上面にゲート電極４を形成する。さらに第２の半導体層７の上面にソース電極、ドレイン電極を形成する。
　さらに開口８によって露出された第２の半導体層７の上面と、第１の絶縁膜２の上面と、ゲート電極４の側面および上面とを覆う第２の絶縁膜３をスパッタ法等により成膜する。さらにソース電極に接続され、第２の絶縁膜３を介してゲート電極４の側面および上面を覆い、第２の絶縁膜３上においてゲート電極４からドレイン電極の方向に延びるＳＦＰ５を形成する。そこではＳＦＰ５のドレイン電極の方向に延びた端部が、開口８の上にあるようにＳＦＰ５を形成する。
　本開示の半導体装置１００は、比較例の半導体装置３００の製造プロセスをほとんど変更することなく製造できる点で優れている。具体的には半導体装置３００の製造において、第１の絶縁膜２を加工してゲート電極４用の開口を形成する際に開口８を追加で形成しておくことで本開示の半導体装置１００が得られる。本開示の半導体装置１００が、電界緩和とＣｄｓ低減の観点から、比較例の半導体装置３００よりも優れた効果を発揮することは上述の通りである。
実施の形態２
　ここでは実施の形態１からの変更点を説明する。図６は本開示の実施の形態２に係る半導体装置１００を示す断面図である。本実施形態においては、ＳＦＰ５のドレイン電極側の端部の下にある第２の半導体層７が２ＤＥＧ濃度を低減するためのフッ素１１を含む。これにより半導体装置１００に要求される電界緩和と寄生容量Ｃｄｓの特性に応じてＳＦＰ５の該端部におけるＣｄｓを弱めるように調整することが可能となる。
　フッ素１１は、第１の絶縁膜２に開口８を形成するためのエッチングガスに含めておくことで開口８を介して第２の半導体層７内に導入することが可能である。半導体装置１００の電気特性に与える影響を最小限にする観点から、フッ素１１は開口８の周囲の第２の半導体層７に対してのみ限定的に導入されることが望ましい。しかしながら１度のエッチングにより第１の絶縁膜２に開口８とゲート電極４用の開口とを同時に形成する場合は、ゲート電極４用の開口からもフッ素が導入されることになる。その場合は、ゲート電極４用の開口から第２の半導体層７に導入されたフッ素を熱処理により除去してもよい。
実施の形態３
　ここでも実施の形態１からの変更点を説明する。図７は本開示の実施の形態３に係る半導体装置１００を示す断面図である。半導体装置１００は、ゲート電極４の側面を覆う第２の絶縁膜３が、ドレイン電極側に延長されている。延長した分だけＳＦＰ５の下面を高くすることができ、実施の形態１に比べて寄生容量Ｃｄｓを低減することができる。
　図８は本開示の実施の形態３に係る第２の絶縁膜３の形成方法を示す断面図である。開口８によって露出された第２の半導体層７の上面と、第１の絶縁膜２の上面と、ゲート電極４の側面および上面に、第２の絶縁膜３を等方性成長させる。これにより、ゲート電極４を覆う第２の絶縁膜３が、ドレイン電極側に延長された状態となる。さらに、第２の絶縁膜３に対して深さ方向のエッチングレートが側面方向のエッチングレートよりも速くなるように調整されたエッチングを施す。このような異方性のエッチングにより、第２の絶縁膜３のドレイン電極側に延長された部分を極力残しながら、第２の絶縁膜３を所望の厚みに加工できる。なおエッチングはドライエッチングでもよく、ウェットエッチングでもよい。
　なお第２の絶縁膜３に対して必ずしも異方性エッチングを施さなくともよく、等方性のエッチングでもよい。
　図９は本開示の実施の形態３に係る半導体装置１００の変形例を示す断面図である。第２の絶縁膜３とＳＦＰ５の間に不導体のブロック９が埋め込まれている。ブロック９はゲート電極４のドレイン電極側の側面を覆う第２の絶縁膜３に接触し、ゲート電極側からドレイン電極側へと延長されている。ただしブロック９はＳＦＰ５のドレイン電極側の端部には接触しない。これによりＳＦＰ５の該端部でない部分においてはＳＦＰ５の下面を高くすることができ、実施の形態３と同様の効果が得られる。なおブロック９の厚みは限定されない。またブロック９の材料は例えば樹脂であるが不導体であればよい。
　なお、本開示は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態および変形例は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。
　図１０は本開示の半導体装置１００の変形例を示す断面図である。ＳＦＰ５は必ずしも第２の絶縁膜３を介してゲート電極４の側面と上面を覆う必要はなく、ゲート電極４のドレイン電極側の端部からドレイン電極側へと延びていればよい。ＳＦＰ５ドレイン電極の方向に延びた端部の下にある絶縁膜１０がＳＦＰ５の該端部でない部分の下にある絶縁膜１０よりも薄ければ実施の形態１～３で説明した効果を得ることができる。
　１　半導体基板、２　第１の絶縁膜、３　第２の絶縁膜、４　ゲート電極、５　ＳＦＰ、６　第１の半導体層、７　第２の半導体層、８　開口、９　ブロック、１０　絶縁膜、１１　フッ素、１２　２ＤＥＧ面、１００　半導体装置、２００　半導体装置、３００　半導体装置、４００　モデル

Claims (7)

  1. 　半導体基板と、
    　前記半導体基板の上面に積層された第１の半導体層と、
    　前記第１の半導体層の上面に積層され前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層と、
    　前記第２の半導体層の上面に形成されたソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
    　前記第２の半導体層の上面と前記ゲート電極の側面および上面を覆う絶縁膜と、
    　前記ソース電極に電気的に接続され、前記絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートと、
    　を有し、
    　前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部の下にある前記絶縁膜は前記ソースフィールドプレートの該端部でない部分の下にある前記絶縁膜よりも薄い、半導体装置。
  2. 　前記ソースフィールドプレートは、前記絶縁膜を介して前記ゲート電極の前記側面および前記上面を覆っている、請求項１に記載の半導体装置。
  3. 　前記ソースフィールドプレートの前記端部の下にある前記第２の半導体層は２次元電子ガス濃度を低減するためのフッ素を含む、請求項１または２に記載の半導体装置。
  4. 　前記ゲート電極の前記側面を覆う前記絶縁膜は、前記ドレイン電極の方向に延長されている請求項１から３いずれか１項に記載の半導体装置。
  5. 　前記絶縁膜と前記ソースフィールドプレートの間に埋め込まれる不導体のブロックを更に有し、
    　前記ブロックは、前記ゲート電極の前記ドレイン電極側の側面を覆う前記絶縁膜に接触し、前記ソースフィールドプレートの前記端部には接触しない請求項１から３いずれか１項に記載の半導体装置。
  6. 　半導体基板の上面に第１の半導体層を積層する工程と、
    　前記第１の半導体層の上面に前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層を積層する工程と、
    　前記第２の半導体層の上面にソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極を形成する工程と、
    　前記第２の半導体層の上面に第１の絶縁膜を形成する工程と、
    　前記ゲート電極と前記ドレイン電極の間において前記第１の絶縁膜に開口を形成し前記第２の半導体層を露出させる工程と、
    　前記開口によって露出された前記第２の半導体層の上面と、前記第１の絶縁膜の上面と、前記ゲート電極の側面および上面とを覆う第２の絶縁膜を形成する工程と、
    　前記ソース電極に接続され、前記第２の絶縁膜を介して前記ゲート電極の前記側面および前記上面を覆い、前記第２の絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートを形成する工程と、
    　を含み、
    　前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部は、前記開口の上にある半導体装置の製造方法。
  7. 　前記第２の絶縁膜を形成する工程は、
    　前記開口によって露出された前記第２の半導体層の上面と、前記第１の絶縁膜の上面と、前記ゲート電極の側面および上面に前記第２の絶縁膜を等方性成長させる工程と、
    　成長させた前記第２の絶縁膜をエッチングする工程と、
    　を含む、請求項６に記載の半導体装置の製造方法。
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JP2022084345A (ja) * 2020-11-26 2022-06-07 ローム株式会社 窒化物半導体装置
JP2023546727A (ja) * 2020-10-27 2023-11-07 ウルフスピード インコーポレイテッド 少なくとも部分的に埋め込まれたフィールド・プレートを有する電界効果トランジスタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018041932A (ja) * 2016-09-09 2018-03-15 株式会社東芝 半導体装置
JP2023546727A (ja) * 2020-10-27 2023-11-07 ウルフスピード インコーポレイテッド 少なくとも部分的に埋め込まれたフィールド・プレートを有する電界効果トランジスタ
JP2022084345A (ja) * 2020-11-26 2022-06-07 ローム株式会社 窒化物半導体装置

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