CN102403340B - 半导体器件及其制造方法 - Google Patents
半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN102403340B CN102403340B CN201110268106.6A CN201110268106A CN102403340B CN 102403340 B CN102403340 B CN 102403340B CN 201110268106 A CN201110268106 A CN 201110268106A CN 102403340 B CN102403340 B CN 102403340B
- Authority
- CN
- China
- Prior art keywords
- silicon nitride
- nitride film
- oxide film
- groove
- silicon oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 46
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 25
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims 5
- 238000012423 maintenance Methods 0.000 claims 1
- 239000007772 electrode material Substances 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 108091006146 Channels Proteins 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000005530 etching Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 6
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种半导体器件及其制造方法，具体地说，提供一种可进行稳定的工艺处理的具有沟槽构造的纵向MOSFET的制造方法。在残留有用于在半导体衬底的表面上形成沟槽(7)的氮化硅膜(13)的状态下，用栅电极材料(9)填设沟槽(7)内，除去位于氮化硅膜(13)上的栅电极材料(9)，由此在沟槽(7)内形成栅电极(9)。
Description
技术领域
本发明涉及半导体器件的制造方法，尤其涉及具有沟槽构造的纵向MOSFET的制造方法。
背景技术
纵向MOSFET具有所谓的平面型和沟槽型。在沟槽内埋入栅电极的构造的沟槽型在构造上容易获得低导通电阻特性，因此已经得到实用化。例如在以下所示的专利文献1、专利文献2等中公开了具有这种沟槽型构造的纵向MOSFET的构造及制造步骤。
说明现有的纵向MOSFET的构造的2个例子。在以下的说明中，N之后记载的-、+、++等记号表示所含有杂质的相对浓度的大小，浓度以-、+、++的顺序变高。图2(a)所示的构造中，在P型硅衬底1上形成N+埋入层2，还在硅衬底1上形成P型硅层3。在P型硅层3上以到达N+埋入层2的方式形成N-型漏极层4，还在N-型漏极层4的内侧通过扩散等形成P型阱层5，还在纵向MOSFET的表面外周部和N++型漏极区域12以外的部分形成绝缘膜6。以从P型阱层5的表面起超过P型阱层5到达N-型漏极层4的深度形成沟槽7，在沟槽内部隔着栅氧化膜8填设栅电极9。并且，将N++型源区域11设置在与P型阱层5和沟槽7邻接的部分，此外还将N++型漏极区域12设置在N-型漏极层的表面。另一方面，图2(b)所示的第2例的构造为栅电极9从沟槽7伸出的构造。与图2(a)不同的是，为了避免沟槽7的上端角部成为沟道，将N型源区域10形成到栅电极9的伸出部以下。
这里，对纵向MOSFET的动作进行简单说明。在漏极区域12与源区域10之间施加正向偏置的状态下，当对栅电极9给出阈值以上的规定电压时，在P型阱层5内沿着沟槽7形成N型的沟道，电流在源极/漏极之间流动。由于可沿着沟槽7形成纵向沟道，因此与平面型的纵向MOSFET相比，可大幅延长每单位面积的沟道宽度，因此具有可减小其导通电阻这样的优点。
接着，利用图2(a)的情况来说明纵向MOSFET的制造方法的概况。首先准备P型硅衬底1，在作为纵向MOSFET区域的部分通过例如离子注入等形成N+埋入层2，还在硅衬底1上通过例如外延成长等形成P型硅层3。接着，在作为MOSFET区域的部分通过离子注入法、热扩散形成N-型漏极层4，在N-型漏极层4的内侧通过离子注入法、热扩散形成P型阱层5。接着，在作为栅电极区域的部分形成从P型阱层5起到达N-型漏极层4的深度的沟槽7。并且在沟槽13的内部形成栅氧化膜8，全面覆盖多晶硅膜而进行蚀刻，由此形成填设在沟槽7的栅电极9。然后，通过光刻使与P型阱层5和沟槽7邻接的部分以及N-型漏极层的表面的一部分开口，离子注入N型杂质等，形成N++型源区域11和N++型漏极区域12。然后，在P型硅层3上堆积绝缘膜，在源区域11、漏极区域12以及栅电极9上设置接触孔，还在接触孔上设置金属电极，形成纵向MOSFET的主要构造。
另一方面，在图2(b)中，在覆盖多晶硅之前形成N型源区域10，还在覆盖多晶硅之后，在通过光刻使栅电极9以外的区域开口的状态下进行刻蚀，由此形成栅电极。
专利文献1：日本特开2002-359294号公报
专利文献2：日本特开平11-103052号公报
在图2(a)所示的构造中，通过全面覆盖多晶硅膜进行蚀刻来形成填设在沟槽7内的栅电极9，但在将栅电极9蚀刻得比N++型源极层11的深度深的情况下，栅电极9的上端从源区域11的下端分离，因此纵向MOSFET不进行动作。因此，在专利文献2中，通过在沟槽侧面的栅极上端部形成N++型源区域来解决此问题。但是，在此方法中，蚀刻的偏差直接成为MOSFET的沟道长的变化，因此有可能使制造合格率降低。
另一方面，在图2(b)的构造中，具有不受前者这样的刻蚀工艺的偏差影响的优点。但是，与前者相比制造步骤增加，元件面积扩大，因此每片的单价上升，出现成本的问题。
发明内容
本发明的目的在于，提供一种不用增加制造步骤即可进行稳定的工艺处理的具有纵向MOSFET的半导体器件及其制造方法。
为了解决上述课题，本发明的半导体器件的制造方法的特征在于，该半导体器件的制造方法具有以下步骤：在半导体衬底的表面上形成沟道层；在上述半导体衬底的表面上依次形成氮化硅膜和第一氧化硅膜，在覆盖上述沟道层的上述氮化硅膜和上述第一氧化硅膜上设置用于形成沟槽的开口；将上述氮化硅膜和上述第一氧化硅膜作为掩模，在上述开口的位置从上述半导体衬底的表面起形成比上述沟道层深的沟槽；残留上述氮化硅膜，除去上述第一氧化硅膜；将上述氮化硅膜作为掩模，在上述沟槽的侧面形成作为栅氧化膜的第二氧化硅膜；以埋入上述沟槽的方式在上述氮化硅膜的表面堆积栅电极材料之后，将上述氮化硅膜作为掩模，除去位于上述氮化硅膜上的上述栅电极材料，以上端面处于以后成为源区域的上述沟道区域的表面之上的方式，在上述沟槽内形成栅电极；以及在除去上述氮化硅膜之后，在上述沟槽的周围形成导电类型与上述沟道层相反的源区域。
另外，其特征在于，在形成栅电极与除去氮化硅膜之间形成源区域。
另外，本发明的包含具有沟槽构造的纵向MOSFET的半导体器件由以下部分构成：第2导电类型的沟道层，其设置在第1导电类型的半导体衬底上；沟槽，其从所述沟道层的表面起贯通所述沟道层进行设置；栅绝缘膜，其设置在所述沟槽的内壁面；栅电极，其隔着所述栅绝缘膜填充到所述沟槽内；以及源区域，其配置在所述沟槽的周围，所述栅电极的上端面处于以后成为源区域的所述沟道层的表面之上，并且，所述栅电极的上端部的侧面具有与所述沟槽内的所述栅电极的侧面大致相同的形状。
在本发明中，在残留有用于在半导体衬底的表面形成沟槽的氮化硅膜的状态下，在利用栅电极材料填设沟槽内之后，除去处于氮化硅膜上的栅电极材料，在沟槽内形成栅电极。由此，在除去栅电极材料时，只要是达到氮化硅膜的膜厚量的过刻蚀，则栅电极材料的上端部就不会低于半导体衬底的表面。因此，能够改善栅电极材料的刻蚀工艺造成的半导体器件的特性偏差。另外，根据本发明的制造步骤，可以使栅电极上部的形状成为保持沟槽宽度的I字型而不是比沟槽宽度长的T字型，因此不仅能够减小元件面积，而且不需要用于成为T字型的光刻。
附图说明
图1(a)～(h)是示出本发明第一实施例的沟槽栅极型MOSFET的制造步骤的概略剖视图。
图2(a)、(b)是示出现有的沟槽栅极型MOSFET的剖面构造的例子的图。
符号说明
1P型硅衬底
2N+型埋入层
3P型硅层
4N-型漏极层
5P型阱层(P型沟道层)
6场绝缘膜
7沟槽
8栅绝缘膜
9栅电极
10N型源区域
11N++型源区域
12N++型漏极区域
13氮化硅膜
14氧化硅膜
15磷玻璃层
16金属电极
具体实施方式
以下，参照附图依据实施例说明本发明的半导体器件及其制造方法。图1(a)～(h)是示出本发明第一实施例的半导体器件的制造步骤的概略剖视图。
图1(a)是本发明的半导体器件的概略剖视图，示出经过某程度的制造步骤后的状态。在P型硅衬底1上形成N+埋入层2，还在衬底1上通过外延成长形成P型硅层3。另外，为了从P型硅层3的表面到达N+埋入层2，通过热扩散等形成浓度比N+埋入层2低的N-型漏极层4，此外还在N-型漏极层4的内侧形成P型阱层(P型沟道层)5。另外，在作为纵向MOSFET的沟槽和源区域的外侧的表面外周部的、除去作为N++型漏极区域的部分后的部分，形成绝缘膜6。图中绝缘膜6为基于沟槽的绝缘膜，但不仅限于此，显然也可以是利用LOCOS法形成的绝缘膜。
接着，如图1(b)所示，在硅衬底1的表面依次堆积约100nm的氮化硅膜13和约200nm的氧化硅膜14之后，采用光刻和刻蚀形成图案，该图案由仅使作为沟槽的部分开口的氮化硅膜和氧化硅膜构成。将该图案作为掩模，从衬底1的表面起通过刻蚀除去硅，直至超过P型沟道层5为止，形成约1μm宽的沟槽7。
接着，如图1(c)所示，在残留氮化硅膜13，除去氧化硅膜图案14之后，通过热氧化在沟槽侧面形成约20nm～100nm厚度的作为栅氧化膜的氧化硅膜8。此时沟槽以外的硅衬底的表面被氮化硅膜13覆盖，因此不会形成氧化膜。仅在沟槽侧面形成氧化硅膜8。
接着，如图1(d)所示，堆积已掺杂作为栅电极材料的杂质的多晶硅膜9，直至完全埋入沟槽7为止。同时，硅衬底的表面全部被多晶硅膜9覆盖。
并且，如图1(e)所示，仅在沟槽区域残留多晶硅膜作为栅电极，因此，通过各向同性或各向异性的气体刻蚀来除去堆积在氮化硅膜13的表面上的多晶硅膜。此时，还刻蚀沟槽上的多晶硅膜，但只要是小于氮化硅膜的厚度100nm的多晶硅膜的过刻蚀，就能够使多晶硅膜的上端面成为P型沟道层5的表面(原来的P型外延层3的表面)之上。即，能够解决采用图2(a)说明的沟道长由于蚀刻而变化，制造合格率降低的问题。此外，氮化硅膜13与沟槽7的开口部大致相同，因此不需要栅电极形成时的光刻步骤，除此之外，如使用图2(b)说明的那样，使栅电极上部的形状为到达栅电极上部为止始终保持沟槽宽度的I字型，而不是比沟槽宽度长的T字型，由此能够减小元件面积。
接着，如图1(f)所示，在除去氮化硅膜之后，如图1(g)所示，通过光刻，通过离子注入等形成N++型漏极区域12、N++型源区域11。这里，也可以在除去氮化硅膜之前形成N++型漏极区域12、N++型源区域11。
最后，如图1(h)所示，作为层间绝缘层，在硅衬底1的表面形成约1000nm的磷玻璃层15，进行规定的图案形成，开设接触孔。然后，在其上堆积铝等金属膜，进行规定的图案形成，形成金属电极16，由此，得到本发明的沟槽栅极型MOSFET。
此外，本发明示出了N沟道的沟槽栅极型MOSFET的例子，但还可以应用于其它构造的沟槽栅极型MOSFET、IGBT。以上说明的不过是本发明的一个实施方式，显然可以在不脱离本发明主旨的情况下，考虑其它各种变形的实施方式。
Claims (4)
1.一种半导体器件的制造方法，该半导体器件的制造方法具有以下步骤：
在半导体衬底的表面上形成沟道层；
在所述半导体衬底的表面上直接形成氮化硅膜，在该氮化硅膜上形成第一氧化硅膜，在覆盖所述沟道层的所述氮化硅膜和所述第一氧化硅膜上设置用于形成沟槽的开口；
将所述氮化硅膜和所述第一氧化硅膜作为掩模，在所述开口的位置从所述半导体衬底的表面起形成比所述沟道层深的沟槽；
残留所述氮化硅膜，除去所述第一氧化硅膜；
将所述氮化硅膜作为掩模，不在所述半导体衬底的表面上形成第二氧化硅膜而在所述沟槽的侧面形成作为栅氧化膜的所述第二氧化硅膜；
以埋入所述沟槽的方式在所述氮化硅膜的表面直接堆积栅电极材料之后，将所述氮化硅膜作为掩模，除去位于所述氮化硅膜上的所述栅电极材料，以上端面处于以后成为源区域的所述沟道层的表面之上的方式，在所述沟槽内形成栅电极；以及
在除去所述氮化硅膜之后，在所述沟槽的周围形成导电类型与所述沟道层相反的源区域。
2.一种半导体器件的制造方法，该半导体器件的制造方法具有以下步骤：
在半导体衬底的表面上形成沟道层；
在所述半导体衬底的表面上直接形成氮化硅膜，在该氮化硅膜上形成第一氧化硅膜，在覆盖所述沟道层的所述氮化硅膜和所述第一氧化硅膜上设置用于形成沟槽的开口；
将所述氮化硅膜和所述第一氧化硅膜作为掩模，在所述开口的位置从所述半导体衬底的表面起形成比所述沟道层深的沟槽；
残留所述氮化硅膜，除去所述第一氧化硅膜；
将所述氮化硅膜作为掩模，不在所述半导体衬底的表面上形成第二氧化硅膜而在所述沟槽的侧面形成作为栅氧化膜的所述第二氧化硅膜；
以埋入所述沟槽的方式在所述氮化硅膜的表面直接堆积栅电极材料之后，将所述氮化硅膜作为掩模，除去位于所述氮化硅膜上的所述栅电极材料，以上端面处于以后成为源区域的所述沟道区域的表面之上的方式，在所述沟槽内形成栅电极；以及
在所述沟槽的周围形成导电类型与所述沟道层相反的源区域之后，在保持所述栅电极的上端面处于所述沟道层的表面之上的状态而除去所述氮化硅膜。
3.根据权利要求1或2所述的半导体器件的制造方法，其中，在除去所述第一氧化硅膜时，所述半导体衬底的表面除了形成有所述开口的部分以外被所述氮化硅膜直接覆盖。
4.根据权利要求1或2所述的半导体器件的制造方法，其中，所述栅电极材料被直接堆积到所述氮化硅膜的整个表面。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010-205698 | 2010-09-14 | ||
| JP2010205698 | 2010-09-14 | ||
| JP2011145895A JP5738094B2 (ja) | 2010-09-14 | 2011-06-30 | 半導体装置の製造方法 |
| JP2011-145895 | 2011-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102403340A CN102403340A (zh) | 2012-04-04 |
| CN102403340B true CN102403340B (zh) | 2016-06-22 |
Family
ID=45805800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110268106.6A Expired - Fee Related CN102403340B (zh) | 2010-09-14 | 2011-09-09 | 半导体器件及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8513077B2 (zh) |
| JP (1) | JP5738094B2 (zh) |
| KR (1) | KR101803978B1 (zh) |
| CN (1) | CN102403340B (zh) |
| TW (1) | TWI539497B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103748685B (zh) * | 2011-07-14 | 2016-08-17 | Abb技术有限公司 | 绝缘栅双极晶体管 |
| US20140110777A1 (en) | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270257A (en) * | 1991-05-15 | 1993-12-14 | Gold Star Electron Co., Ltd. | Method of making metal oxide semiconductor field effect transistors with a lightly doped drain structure having a recess type gate |
| US5300447A (en) * | 1992-09-29 | 1994-04-05 | Texas Instruments Incorporated | Method of manufacturing a minimum scaled transistor |
| US6251730B1 (en) * | 1998-07-11 | 2001-06-26 | U.S. Philips Corporation | Semiconductor power device manufacture |
| CN101355105A (zh) * | 2007-07-27 | 2009-01-28 | 精工电子有限公司 | 半导体装置及其制造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417371A (ja) * | 1990-05-10 | 1992-01-22 | Matsushita Electron Corp | Ｍｏｓ電界効果トランジスタの製造方法 |
| JP4077529B2 (ja) * | 1996-05-22 | 2008-04-16 | フェアチャイルドコリア半導体株式会社 | トレンチ拡散ｍｏｓトランジスタの製造方法 |
| JP3281847B2 (ja) | 1997-09-26 | 2002-05-13 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP3337012B2 (ja) * | 1999-09-08 | 2002-10-21 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP4236848B2 (ja) | 2001-03-28 | 2009-03-11 | セイコーインスツル株式会社 | 半導体集積回路装置の製造方法 |
| US6753570B1 (en) * | 2002-08-20 | 2004-06-22 | Advanced Micro Devices, Inc. | Memory device and method of making |
| JP3952914B2 (ja) * | 2002-09-09 | 2007-08-01 | 富士電機デバイステクノロジー株式会社 | 半導体装置の製造方法 |
| JP2006114834A (ja) * | 2004-10-18 | 2006-04-27 | Toshiba Corp | 半導体装置 |
| JP2006339476A (ja) * | 2005-06-03 | 2006-12-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR100796502B1 (ko) * | 2006-12-29 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| JP5403966B2 (ja) * | 2008-07-29 | 2014-01-29 | ローム株式会社 | トレンチ型半導体素子及びトレンチ型半導体素子の製造方法 |
-
2011
- 2011-06-30 JP JP2011145895A patent/JP5738094B2/ja not_active Expired - Fee Related
- 2011-08-19 TW TW100129747A patent/TWI539497B/zh not_active IP Right Cessation
- 2011-09-09 CN CN201110268106.6A patent/CN102403340B/zh not_active Expired - Fee Related
- 2011-09-13 US US13/199,951 patent/US8513077B2/en not_active Expired - Fee Related
- 2011-09-14 KR KR1020110092556A patent/KR101803978B1/ko not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270257A (en) * | 1991-05-15 | 1993-12-14 | Gold Star Electron Co., Ltd. | Method of making metal oxide semiconductor field effect transistors with a lightly doped drain structure having a recess type gate |
| US5300447A (en) * | 1992-09-29 | 1994-04-05 | Texas Instruments Incorporated | Method of manufacturing a minimum scaled transistor |
| US6251730B1 (en) * | 1998-07-11 | 2001-06-26 | U.S. Philips Corporation | Semiconductor power device manufacture |
| CN101355105A (zh) * | 2007-07-27 | 2009-01-28 | 精工电子有限公司 | 半导体装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201214533A (en) | 2012-04-01 |
| JP5738094B2 (ja) | 2015-06-17 |
| CN102403340A (zh) | 2012-04-04 |
| US20120061748A1 (en) | 2012-03-15 |
| KR101803978B1 (ko) | 2017-12-01 |
| TWI539497B (zh) | 2016-06-21 |
| US8513077B2 (en) | 2013-08-20 |
| JP2012084846A (ja) | 2012-04-26 |
| KR20120028283A (ko) | 2012-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101442074B (zh) | 沟槽金属氧化物场效应晶体管及其制造方法 | |
| US9406794B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| CN104064470B (zh) | 半导体装置及其制造方法 | |
| US8969157B2 (en) | Method of manufacturing semiconductor device having field plate electrode | |
| US20130221431A1 (en) | Semiconductor device and method of manufacture thereof | |
| CN104160512B (zh) | 半导体装置及其制造方法 | |
| CN101261991A (zh) | 半导体结构与芯片 | |
| JP2010278312A (ja) | 半導体装置 | |
| US20150076592A1 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
| JP2012243985A (ja) | 半導体装置及びその製造方法 | |
| US8598651B2 (en) | Semiconductor device with transistor having gate insulating film with various thicknesses and manufacturing method thereof | |
| CN103295888A (zh) | 半导体装置及其制造方法 | |
| JP4491307B2 (ja) | 半導体装置およびその製造方法 | |
| US8110470B2 (en) | Asymmetrical transistor device and method of fabrication | |
| US20100090258A1 (en) | Semiconductor device | |
| US20060017096A1 (en) | Semiconductor device | |
| CN106876465A (zh) | Mos器件的栅氧化层结构及工艺方法 | |
| CN102403340B (zh) | 半导体器件及其制造方法 | |
| JP2013021077A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2006140263A (ja) | 半導体素子及び半導体素子の製造方法 | |
| JP2012199468A (ja) | 半導体装置の製造方法 | |
| CN108511346B (zh) | Ldmos器件的制造方法 | |
| US20110084332A1 (en) | Trench termination structure | |
| JP4572541B2 (ja) | 半導体装置の製造方法 | |
| JP2012204564A (ja) | 半導体素子及び半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20160331 Address after: Chiba County, Japan Applicant after: DynaFine Semiconductor Co.,Ltd. Address before: Chiba County, Japan Applicant before: Seiko Instruments Inc. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Chiba County, Japan Patentee after: ABLIC Inc. Address before: Chiba County, Japan Patentee before: DynaFine Semiconductor Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20160622 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |