CN103493207B - 高击穿电压半导体器件 - Google Patents

Abstract

半导体区域在平行pn层中交替排列，在所述平行pn层中，n型区和p型区沿与半导体基板的主面平行的方向交替排列。边缘终止区中的第二平行pn层（微细SJ单元（12E））的n漂移区（12c）与p分隔区（12d）之间的间距是活性区域中的第一平行pn层（主SJ单元（12））的n漂移区（12a）与p分隔区（12b）之间的间距的三分之二。在俯视下具有矩形形状的半导体基板的四个角上的主SJ单元（12）与微细SJ单元（12E）之间的边界上，主SJ单元（12）的两个相邻端部与微细SJ单元（12E）的三个相邻端部相对。由此，能减小工艺偏差的影响，并能减少微细SJ单元（12E）的n漂移区（12c）与p分隔区（12d）之间的相互扩散。

Description

高击穿电压半导体器件

技术领域

本发明涉及一种如MOS（金属氧化物半导体）场效应晶体管那样的高击穿电压半导体器件，特别涉及一种纵向高击穿电压半导体器件，所述纵向高击穿电压半导体器件具有超结结构，主电流在半导体基板的两个主面之间流动。

背景技术

在通常的纵向MOSFET（金属氧化物半导体场效应晶体管）中，在导通状态下，高电阻率的n^-漂移层具有使漂移电流沿纵向（基板的深度方向）流动的功能。因此，当n^-漂移层的电流路径缩短时，即，当n^-漂移层的厚度减小时，漂移电阻减小，从而会显著降低MOSFET的导通电阻。

在截止状态下，高电阻率的n^-漂移层被耗尽以维持较高的击穿电压。因此，当高电阻率的n^-漂移层的厚度过薄时，击穿电压会降低，自p基区与n^-漂移层之间的pn结扩展的耗尽层会以较低的施加电压到达漏电极。当高电阻率的n^-漂移层的厚度较厚时，达到硅（Si）的临界电场强度的反相偏压升高。因此，能获得一种高击穿电压半导体器件。

然而，当高电阻率的n^-漂移层的厚度过厚时，导通电阻会增大，从而会导致功耗增加。这样，在纵向MOSFET中，由于特定导通电阻与击穿电压之间存在折衷关系，因此，一般难以同时提高特定导通电阻和击穿电压的特性。

作为同时提高相互间具有折衷关系的多个半导体特性的器件，已知一种具有超结（以下称为SJ）结构的超结半导体器件，在所述超结结构中，p型区和n型区在漂移层上互相交替排列。在将SJ结构运用于纵向高击穿电压半导体器件时，沿基板深度方向扩展并具有较小宽度的p型区和n型区在n^-漂移层上沿与基板主面平行的方向交替排列（以下称为平行pn层）。

在包括多个p型区和n型区的平行pn层中，即使在每个p型区和n型区都是高杂质浓度的区域的情况下，在截止状态下以较低的施加电压从平行pn层中的所有区域之间的pn结扩展的耗尽层具有小到会使两个区域都快速耗尽的宽度。因此，已知平行pn层具有能同时改善低导通电阻和高击穿电压的结构。然而，为了在实践中使用SJ结构来获得高击穿电压，重要的是控制p型区和n型区的杂质量以尽可能使它们相等。

另外，主电流流经的活性区域的n^-漂移层中形成有SJ结构的纵向MOSFET中，需要使包围活性区域的边缘终止区的结构与一般的功率MOSFET不同。即，为了增大具有SJ结构的MOSFET的击穿电压，需要进行恰当设计来维持高击穿电压的边缘终止区。一般而言，边缘终止区需要维持高于活性区域的击穿电压。因此，在边缘终止区中形成SJ结构。在边缘终止区中，当n型区中的杂质量不等于p型区中的杂质量时，边缘终止区的击穿电压会下降，从而会导致高击穿电压半导体器件的击穿电压下降。

为了解决上述问题，已知以下结构：即，使边缘终止区的平行pn层中的杂质量为活性区域的平行pn层中的杂质量的一半（例如，参见下面的专利文献1和专利文献2）。

现有技术文献

专利文献

专利文献1：JP2000-277726A

专利文献2：JP2003-224273A

发明内容

本发明要解决的问题

如专利文献1和专利文献2中所示，为了将边缘终止区的平行pn层中的杂质量设为活性区域的平行pn层中的杂质量的一半，可以使注入边缘终止区的杂质离子剂量为注入活性区域的杂质离子剂量的一半，或者也可以使活性区域中在掩模上所形成的用于注入杂质离子的开口的宽度为边缘终止区中在掩模上所形成的用于注入杂质离子的开口的宽度的一半。例如，作为将注入边缘终止区的杂质离子的剂量设为注入活性区域的杂质离子的剂量的一半的详细方法，提出有以下方法：即，分次实施杂质离子注入，杂质离子注入边缘终止区的次数比杂质离子注入活性区域的次数要少。然而，在这种情况下，生产效率会下降，成本会上升。

仅通过改变掩模上的开口的宽度，就能容易地实施将活性区域中在掩模上所形成的用于注入杂质离子的开口的宽度设为边缘终止区中在掩模上所形成的用于注入杂质离子的开口的宽度的一半的方法。然而，需要通过微加工工艺来将活性区域中在掩模上所形成的开口的宽度设为边缘终止区中在掩模上所形成的开口的宽度的一半。因此，实际上，边缘终止区中的平行pn层很容易受到工艺偏差的影响。另外，平行pn层中的p型区与n型区之间的宽度或间距的减小有助于改善击穿电压，但p型区中的p型杂质与n型区中的n型杂质之间的扩散（以下称为相互扩散）会增加。其结果是，杂质浓度偏差有可能会增大，或者可能无法形成平行pn层。

为了解决上述现有技术的问题，本发明提供一种高击穿电压半导体器件，该高击穿电压半导体器件能减小工艺偏差的影响，并能减少形成边缘终止区的第二平行pn层的p型区与n型区之间的相互扩散。此外，为了解决上述现有技术的问题，本发明的目的在于提供一种具有易于布局的超结的高击穿电压半导体器件。

解决问题的手段

为了解决上述问题并实现本发明的目的，根据本发明的高击穿电压半导体器件包括平行pn层，该平行pn层用作为漂移层，包括第一导电型半导体区域和第二导电型半导体区域，所述第一导电型半导体区域和第二导电型半导体区域沿垂直于半导体基板的一个主面的方向具有纵向形状，并沿与所述半导体基板的主面平行的方向彼此交替相邻，所述半导体基板为第一导电型并具有较高的杂质浓度。在导通状态下，电流流过所述平行pn层，在截止状态下，所述平行pn层被耗尽以维持反向阻断电压。所述高击穿电压半导体器件的特征如下。所述平行pn层包括第一平行pn层和第二平行pn层，所述第一平行pn层形成在用作为主电流路径的活性区域中，所述第二平行pn层形成在包围所述活性区域的边缘终止区中。所述平行pn层中的相邻数是偶数。在所述第二平行pn层中彼此相邻的所述第一导电型半导体区域与所述第二导电型半导体区域之间的间距是在所述第一平行pn层中彼此相邻的所述第一导电型半导体区域与所述第二导电型半导体区域之间的间距的三分之二。在俯视下具有矩形形状的所述半导体基板的四个角上的所述第一平行pn层和所述第二平行pn层之间的边界、与所述第一平行pn层的两个相邻端部及所述第二平行pn层的三个相邻端部相对。

根据本发明的高击穿电压半导体器件还包括低浓度第一导电型半导体区域，所述低浓度第一导电型半导体区域形成于所述第二平行pn层的表面，具有比所述第一平行pn层的所述第一导电型半导体区域要低的杂质浓度。

在本发明所涉及的高击穿电压半导体器件中，所述第一平行pn层具有条状平面布局，所述条状平面布局中，所述第一平行pn层在与所述第一导电型半导体区域和所述第二导电型半导体区域交替排列的方向垂直的方向上延伸。

在本发明所涉及的高击穿电压半导体器件中，对于每一偶数间距，使位于所述半导体基板的四个角的所述第一平行pn层的端部的长度发生变化，从而在所述活性区域外周的、所述边缘终止区的四个角附近的部分上形成弯曲部，所述第二平行pn层的最内侧端部具有与所述弯曲部相对应的长度，并与所述半导体基板的主面平行地朝所述半导体基板的内侧延伸。

在本发明所涉及的高击穿电压半导体器件中，所述第一平行pn层具有平面布局，所述平面布局中，将所述第二导电型半导体区域在所述第一导电型半导体区域中配置成矩阵形。

在本发明所涉及的高击穿电压半导体器件中，所述平行pn层中的半导体区域不包括用于获得电荷平衡的过渡部。所谓电荷平衡是指，所述平行pn层中的所述第一导电型半导体区域与所述第二导电型半导体区域中的杂质量互相相等。

根据本发明，由于所述边缘终止区中的所述第二平行pn层之间的间距是所述活性区域中的所述第一平行pn层之间的间距的三分之二，因此，与现有技术中的SJ结构相比，能减小工艺偏差，并能减少所述平行pn层中的所述第一导电型半导体区域与所述第二导电型半导体区域之间的相互扩散。另外，根据本发明，由于所述平行pn层中的所述半导体区域不包括用于获得电荷平衡的过渡部，因此，容易获得最高的击穿电压。

发明效果

根据本发明的高击穿电压半导体器件，能减小工艺偏差的影响，并能减少在边缘终止区中形成第二平行pn层的p型区与n型区之间的相互扩散。另外，根据本发明的高击穿电压半导体器件，能提供一种具有易于布局的超结的高击穿电压半导体器件。

附图说明

图1是表示本发明的实施方式1所涉及的SJ-MOSFET的结构的俯视图。

图2是表示图1中的被具有顶点A、B、C和D的矩形所包围的部分的放大俯视图。

图3是表示沿图2的切割线E-F进行切割而得的截面结构的剖视图。

图4是表示现有技术所涉及的边缘终止区的一部分的放大俯视图。

图5是表示本发明的实施方式2所涉及的SJ-MOSFET的一部分的放大俯视图。

图6是表示沿图5的切割线G-H进行切割而得的截面结构的剖视图。

具体实施方式

在下文中，将参考附图详细描述根据本发明的示例性实施方式的高击穿电压半导体器件。在说明书和附图中，在附加有“n”或“p”的层和区中，电子和空穴是指多数载流子。另外，添加到n或p的符号“+”和“-”是指杂质浓度比没有这些符号的层的浓度高和低。在以下实施方式和附图的描述中，相同的组件由相同的附图标记表示，并且其描述将不再重复。在以下描述中，第一导电型是n型，第二导电型是p型。

（实施方式1）

将具有超结（SJ）结构的纵向MOSFET（以下称为SJ-MOSFET）作为实施方式1所涉及的高击穿电压半导体器件的一个例子来进行描述。图1是表示本发明的实施方式1所涉及的SJ-MOSFET的结构的俯视图，图2是表示图1中的被具有顶点A、B、C和D的矩形所包围的部分的放大俯视图。为了阐述SJ结构的平面结构，图1、2只示出了SJ结构的平面布局。

如图1、2所示，在本发明的实施方式1所涉及的SJ-MOSFET中，在活性区域1的漂移层中包括主SJ单元，在边缘终止区2的漂移层中包括微细SJ单元。活性区域1是在器件导通时作为电流路径的区域。边缘终止区2是用于削弱活性区域1周围的电场并维持击穿电压的区域。边缘终止区2设置于活性区域1的外周。图1仅示出了第一平行pn层12的平面布局，图2是表示图1中所示的芯片的角部上被具有顶点A、B、C和D的矩形（以下称为矩形ABCD）所包围的部分的放大图，示出了芯片角部上的主SJ单元12和微细SJ单元12E的平面布局。

主SJ单元12是第一平行pn层，在所述第一平行pn层中，n型区12a和p型区12b沿与活性区域1中的基板的主面平行的方向交替排列。主SJ单元12例如具有条状平面布局，所述条状平面布局在与n型区12a和p型区12b交替排列的方向垂直的方向上延伸。微细SJ单元12E是第二平行pn层，在所述第二平行pn层中，n型区12c和p型区12d沿与边缘终止区2中的基板的主面平行的方向交替排列。微细SJ单元12E例如具有在n型区12c中将p型区12d配置成矩阵形的平面布局。

特别是如图2所示，对于边缘终止区2中的第二平行pn层（微细SJ单元12E），形成微细SJ单元12E的n型区12c具有栅格状的平面布局。在芯片的角部，在活性区域1中靠近边缘终止区的第一平行pn层（主SJ单元12）的端部，使与基板主面平行的方向上的每两组主SJ单元12的长度发生变化，从而一体构成弯曲部。在边缘终止区2中的第二平行pn层（微细SJ单元12E）的内侧端部，配置有三组与第一平行pn层（主SJ单元12）的端部形状相对应的微细SJ单元12E。由平行pn层中的一个n型区和与该n型区相邻的一个p型区来形成一个组。

因此，实施方式1所涉及的SJ-MOSFET包括第一平行pn层（主SJ单元12）和第二平行pn层（微细SJ单元12E），所述第一平行pn层形成于活性区域1中的漂移层中，所述第二平行pn层形成于边缘终止区2中的漂移层中。接着，将描述实施方式1所涉及的SJ-MOSFET的截面结构。图3是表示沿图2的切割线E-F进行切割而得的截面结构的剖视图。切割线E-F穿过主SJ单元12和微细SJ单元12E。

如图3所示，主SJ单元12和微细SJ单元12E形成于n型区中，所述n型区是形成于n⁺半导体基板11表面的n型漂移区。具体而言，主SJ单元12和微细SJ单元12E沿垂直于主面的方向从n型漂移区的主面纵向延伸至n⁺半导体基板11，包括沿与基板主面平行的方向（横向）交替排列的n型区（以下称为n漂移区）12a、12c、以及p型区（以下称为p分隔区）12b、12d。n⁺半导体基板11具有比n漂移区12a、12c要低的电阻（高杂质浓度）。

在n⁺半导体基板11的背面设有背侧电极。n⁺半导体基板11起到作为n⁺漏区的作用，背侧电极起到作为漏电极8的作用。在SJ结构中，对横向上的每个区域的宽度进行设置，使得在器件截止时，耗尽层迅速从n漂移区12a与p分隔区12b之间的pn结向pn结两侧的n漂移区12a和p分隔区12b扩展，载流子在较低电压下被完全耗尽。由此，能获得高击穿电压。

在活性区域1中，与n⁺半导体基板11相对的每个p分隔区12b的表面层上，都设有p基区13a。在p基区13a的表面层中设有n⁺源区14和p⁺接触区13b。p⁺接触区13b的杂质浓度比p基区13a要高。由多晶硅膜所构成的栅电极6隔着栅绝缘膜5设置在介于n⁺源区14与n漂移区12a之间的p基区13a的表面上。在n⁺源区14和p⁺接触区13b的表面上设有由铝-硅膜所构成的源电极7，以与n⁺源区14和p⁺接触区13b相接触。在栅电极6的表面上设有层间绝缘膜9，以确保栅电极6与设于其上的源电极7的绝缘。

在边缘终止区2中，在与n⁺半导体基板11相对的第二平行pn层（微细SJ单元12E）的表面层上，作为均匀杂质浓度区而形成有n^-区域3，使得覆盖第二平行pn层的整个表面。n^-区域3的杂质浓度比活性区域1中的n漂移区12a的杂质浓度要低。在n^-区域3中，以规定的间隔设有p型保护环。另外，设有场绝缘膜4以覆盖n^-区域3的表面。附图标记15表示防止耗尽层过度扩展的阻断电极。

本发明的特征在于，相邻的第二平行pn层（微细SJ单元12E）之间的间距是活性区域1中的相邻的第一平行pn层（主SJ单元12）之间的间距的三分之二，且未设有过渡部。过渡部是杂质量介于活性区域1中的n漂移区12a和p分隔区12b的杂质量、与边缘终止区2中的n漂移区12c和p分隔区12d的杂质量之间的区域。

相邻的第一平行pn层之间的间距是互相相邻的n漂移区12a与p分隔区12b之间的间距。相邻的第二平行pn层之间的间距是互相相邻的n漂移区12c与p分隔区12d之间的间距。即，在第一平行pn层与第二平行pn层之间的边界上，第一平行pn层的主SJ单元12的两个相邻端部与第二平行pn层的微细SJ单元12E的三个相邻端部相对。

在边缘终止区2中，第二平行pn层（微细SJ单元12E）形成为微细图案，使得相邻的第二平行pn层之间的间距为活性区域1中相邻的第一平行pn层（主SJ单元12）之间的间距的三分之二。由此，与现有技术的SJ结构相比，能减小工艺偏差，并能减少p型分隔区与n型漂移区之间的相互扩散。在现有技术的SJ结构中，边缘终止区中相邻的第二平行pn层之间的间距有时是活性区域中相邻的第一平行pn层之间的间距的一半（参见下述图4）。另外，当器件截止时，耗尽层在边缘终止区2中比在活性区域1中更容易扩展。因此，能获得更高的击穿电压。

这一点将在对如图2所示的本发明的实施方式1所涉及的边缘终止区2的平面布局、与如图4所示的现有技术所涉及的边缘终止区的平面布局进行比较时进行详细描述。图4是表示现有技术所涉及的边缘终止区的一部分的放大俯视图。图4示出了形成有现有技术所涉及的SJ-MOSFET的芯片角部的平面布局。如图4所示的区域的范围与图2中被矩形ABCD所包围的区域相同。

如图4所示，在现有技术所涉及的SJ-MOSFET中，在活性区域100中设有第一平行pn层（主SJ单元212），在所述第一平行pn层中，n型区212a和p型区212b沿与基板主面平行的方向交替排列。在边缘终止区200中设有第二平行pn层（微细SJ单元212E），在所述第二平行pn层中，n型区212c和p型区212d沿与基板的主面平行的方向交替排列。在现有技术中，边缘终止区200中的平行pn层（微细SJ单元212E）之间的间距是活性区域100中的第一平行pn层（主SJ单元212）之间的间距的一半。

在本发明的实施方式1所涉及的边缘终止区2中，能减小现有技术所涉及的边缘终止区200的平行pn层212E中容易产生的工艺偏差所造成的影响，且容易对杂质量进行控制。另外，能减小由边缘终止区2中的n漂移区12c与p分隔区12d之间的相互扩散所造成的影响。

如现有技术所涉及的SJ-MOSFET那样，当活性区域中的主SJ单元的相邻端部的数量为奇数且在微细SJ单元之间需要过渡部时，需要精细地配置SJ单元以在过渡部中获得电荷平衡。在这种情况下，工艺偏差会增大，从而不太理想。与之相对，在本发明所涉及的SJ-MOSFET中，由于活性区域1中的主SJ单元12的相邻端部的数量是偶数，因此，无需设置精细地配置单元的过渡部。因此，能简化平面布局。

此外，在本发明所涉及的SJ-MOSFET中，在形成于矩形芯片的SJ-MOSFET的四个角上的第一平行pn层（主SJ单元12）与第二平行pn层（微细SJ单元12E）之间的边界上，第一平行pn层的两个相邻端部与第二平行pn层的三个相邻端部相对。因此，能维持电荷平衡而无需设置过渡部。

如图2所示的高击穿电压半导体器件的角部的平面布局只是一个例子，能以各种方式进行变更。例如，边缘终止区2中的第二平行pn层12E的p分隔区12d的平面形状并不局限于正方形，也可以是圆形或如矩形或六边形那样的多边形。

（实施方式2）

图5是表示本发明的实施方式2所涉及的SJ-MOSFET的一部分的放大俯视图。图6是表示沿图5的切割线G-H进行切割而得的截面结构的剖视图。图5示出了被图1中的矩形ABCD所包围的部分的另一个例子。实施方式2所涉及的SJ-MOSFET与实施方式1所涉及的SJ-MOSFET之间存在两个不同之处。第一个不同之处在于，活性区域1中配置成重复图案的平行pn层（主SJ层12）不具有条形的平面布局，而是具有在n漂移区12a中将p分隔区12b配置成矩阵形的平面布局。

第二个不同之处在于，在边缘终止区2的表面并未形成n^-区域3作为均匀杂质浓度区。除了上述两个不同之处以外，实施方式2所涉及的SJ-MOSFET具有与实施方式1所涉及的SJ-MOSFET相同的结构。在实施方式2所涉及的SJ-MOSFET中，边缘终止区2中的第二平行pn层12E之间的间距比活性区域1中的平行pn层12之间的间距要小（大约为三分之二）。因此，与实施方式1相同，当SJ-MOSFET截止时，耗尽层在边缘终止区2中比在活性区域1中更容易扩展，从而能维持更高的击穿电压。

如上所述，根据上述发明，由于边缘终止区中的第二平行pn层之间的间距是活性区域中的第一平行pn层之间的间距的三分之二，因此，与现有技术中的SJ结构相比，能减小工艺偏差，并能减少平行pn层中的p型分隔区与n型漂移区之间的相互扩散。另外，根据本发明，平行pn层中的半导体区域不包括用于获得电荷平衡的过渡部。因此，当SJ-MOSFET截止时，容易获得最高的击穿电压特性。

在本发明的上述实施方式中，以SJ-MOSFET为例来进行描述，但本发明并不局限于上述实施方式。本发明可应用于漂移层中形成有SJ结构的各种器件。另外，在上述实施方式中，第一导电型是n型，第二导电型是p型。然而，在本发明中，第一导电型也可以是p型，第二导电型也可以是n型。在此情况下，能获取如上所述的相同效果。

工业上的实用性

如上所述，本发明所涉及的高击穿电压半导体器件对于如MOS（金属氧化物半导体）场效应晶体管等的、主电流在半导体基板的两个主面之间流动的、具有高击穿电压和高电流的纵向功率半导体器件是有效的。

标号说明

1活性区域

2边缘终止区

3n^-区（低浓度第一导电型半导体区域）

4场绝缘膜

5栅绝缘膜

6栅电极

7源电极

8漏电极

9层间绝缘膜

11n⁺半导体基板（n⁺漏区）

12第一平行pn层（主SJ单元）

12a主SJ单元的n漂移区（第一导电型半导体区域）

12b主SJ单元的p分隔区（第二导电型半导体区域）

12E第二平行pn层（微细SJ单元）

12c微细SJ单元的n漂移区（第一导电型半导体区域）

12d微细SJ单元的p分隔区（第二导电型半导体区域）

13ap基区

13bp⁺接触区

14n⁺源区

15阻断电极

Claims (6)

1.一种高击穿电压半导体器件，包括：

平行pn层，该平行pn层用作为漂移层，包括第一导电型半导体区域和第二导电型半导体区域，所述第一导电型半导体区域和第二导电型半导体区域沿垂直于半导体基板的一个主面的方向具有纵向形状，并沿与所述半导体基板的主面平行的方向彼此交替相邻，所述半导体基板为第一导电型并具有高杂质浓度，其特征在于，

在导通状态下，电流流过所述平行pn层，在截止状态下，所述平行pn层被耗尽以维持高电压，

所述平行pn层包括第一平行pn层和第二平行pn层，所述第一平行pn层形成在用作为主电流路径的活性区域中，所述第二平行pn层形成在包围所述活性区域的边缘终止区中，

所述平行pn层中的相邻半导体区域的数量是偶数，

在所述第二平行pn层中彼此相邻的所述第一导电型半导体区域与所述第二导电型半导体区域的宽度之和是在所述第一平行pn层中彼此相邻的所述第一导电型半导体区域与所述第二导电型半导体区域的宽度之和的三分之二，

在俯视下具有矩形形状的所述半导体基板的四个角上的所述第一平行pn层和所述第二平行pn层之间的边界、与所述第一平行pn层的两个相邻端部及所述第二平行pn层的三个相邻端部相对。

2.如权利要求1所述的高击穿电压半导体器件，其特征在于，还包括：

低浓度第一导电型半导体区域，所述低浓度第一导电型半导体区域形成于所述第二平行pn层的表面，具有比所述第一平行pn层的所述第一导电型半导体区域要低的杂质浓度。

3.如权利要求2所述的高击穿电压半导体器件，其特征在于，

所述第一平行pn层具有条状平面布局，所述条状平面布局中，所述第一平行pn层在与所述第一导电型半导体区域和所述第二导电型半导体区域交替排列的方向垂直的方向上延伸。

4.如权利要求1所述的高击穿电压半导体器件，其特征在于，

对于每一偶数间距，使位于所述半导体基板的四个角的所述第一平行pn层的端部的长度发生变化，从而在所述活性区域外周的、所述边缘终止区的四个角附近的部分上形成弯曲部，

所述第二平行pn层的最内侧端部具有与所述弯曲部相对应的长度，并与所述半导体基板的主面平行地朝所述半导体基板的内侧延伸。

5.如权利要求4所述的高击穿电压半导体器件，其特征在于，

所述第一平行pn层具有平面布局，所述平面布局中，将所述第二导电型半导体区域在所述第一导电型半导体区域中配置成矩阵形。

6.如权利要求1至5的任一项所述的高击穿电压半导体器件，其特征在于，

所述平行pn层中的半导体区域不包括用于获得电荷平衡的过渡部。