JP4449407B2

JP4449407B2 - 半導体素子およびその製造方法

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Publication number: JP4449407B2
Application number: JP2003362583A
Authority: JP
Inventors: 進岩本; 達司永岡
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-07-16
Filing date: 2003-10-22
Publication date: 2010-04-14
Anticipated expiration: 2023-10-22
Also published as: JP2005051190A

Description

この発明は、高耐圧化と大電流容量化が両立する縦型パワー半導体素子およびその製造方法に関する。

一般に半導体素子は、片面のみに電極部を持つ横型素子と、両面に電極部を持つ縦型素子とに大別できる。縦型素子は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とが、ともに基板の厚み方向（縦方向）である。たとえば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、高抵抗のｎ^-ドリフト層の部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を流す領域として働き、オフ状態のときは空乏化して耐圧を高める働きをする。

この高抵抗のｎ^-ドリフト層の厚さを薄くする、すなわち電流経路長を短くすることは、オン状態ではドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース間抵抗）を下げる効果に繋がる。しかし、オフ状態ではｐベース領域とｎ^-ドリフト層との間のｐｎ接合から拡張するドレイン−ベース間空乏層の拡張幅が狭くなるため、空乏電界強度がシリコンの最大（臨界）電界強度に速く達することになる。つまり、ドレイン−ソース電圧が素子耐圧の設計値に達する前に、ブレークダウンが生じるため、耐圧（ドレイン−ソース電圧）が低下してしまう。

逆に、ｎ^-ドリフト層を厚く形成すると、高耐圧化を図ることができるが、必然的にオン抵抗が大きくなるので、オン損失が増す。このように、オン抵抗（電流容量）と耐圧との間にはトレードオフ関係がある。この関係は、ドリフト層を持つＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタおよびダイオード等の半導体素子においても同様に成立することが知られている。この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に繰り返して多重接合した並列ｐｎ構造とした半導体素子が公知である（たとえば、特許文献１、特許文献２、特許文献３参照。）。

通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の違いは、ドリフト部が一様・単一の導電型層（不純物拡散層）ではなく、縦型層状のｎ型のドリフト領域と縦型層状のｐ型の仕切領域とを交互に繰り返して多重接合した並列ｐｎ構造で構成されるということである。並列ｐｎ構造の不純物濃度が高くても、オフ状態では並列ｐｎ構造の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト部全体が空乏化するため、高耐圧化を図ることができる。なお、本明細書では、このような並列ｐｎ構造のドリフト部を備える半導体素子を超接合半導体素子と称する。

特開２００１−２９８１９０号公報特開２００２−１８４９８５号公報特開２００１−１９６５７３号公報

しかしながら、上述した超接合半導体素子では、活性領域の表層部分に形成された複数のｐベース領域の真下にある並列ｐｎ構造では耐圧確保が図れるものの、活性領域の外側の非活性領域では最外のｐベース領域のｐｎ接合からの空乏層が素子の外方向や深さ方向へは広がり切らないため、空乏電界強度がシリコンの臨界電界強度に速く達してしまい、耐圧が低下してしまう。つまり、素子全体としてバランスよく高耐圧化を図ることができず、超接合半導体素子の機能を十分に引き出すことができないという問題点がある。

本発明は、上記問題点に鑑みてなされたものであって、素子全体としてバランスよく十分な耐圧を確保できる超接合半導体素子を提供することを目的とする。また、本発明は、素子全体としてバランスよく十分な耐圧を確保できる超接合半導体素子の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体素子は、活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子において、前記第２の並列ｐｎ構造部の一部または全部におけるｐｎ繰り返しピッチは、前記第１の主面側で前記第１の並列ｐｎ構造のｐｎ繰り返しピッチよりも小さい部分と、前記第２の主面側で前記第１の並列ｐｎ構造のｐｎ繰り返しピッチと同じ部分とを有することを特徴とする。

請求項２の発明にかかる半導体素子は、請求項１に記載の発明において、前記第２の並列ｐｎ構造部の、ｐｎ繰り返しピッチが前記第１の並列ｐｎ構造部のｐｎ繰り返しピッチよりも小さい部分の第２導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度よりも高いことを特徴とする。

請求項３の発明にかかる半導体素子は、請求項１に記載の発明において、前記第２の並列ｐｎ構造部の、ｐｎ繰り返しピッチが前記第１の並列ｐｎ構造部のｐｎ繰り返しピッチよりも小さい部分の第１導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度よりも低いことを特徴とする。

請求項４の発明にかかる半導体素子は、請求項１に記載の発明において、前記第２の並列ｐｎ構造部の、ｐｎ繰り返しピッチが前記第１の並列ｐｎ構造部のｐｎ繰り返しピッチよりも小さい部分の第２導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度よりも高く、かつ前記第２の並列ｐｎ構造部の、ｐｎ繰り返しピッチが前記第１の並列ｐｎ構造部のｐｎ繰り返しピッチよりも小さい部分の第１導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度よりも低いことを特徴とする。

請求項５の発明にかかる半導体素子は、活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子において、前記第２の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度よりも第１の主面側で高いことを特徴とする。

請求項６の発明にかかる半導体素子は、活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子において、前記第２の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度よりも第１の主面側で低いことを特徴とする。

請求項７の発明にかかる半導体素子は、活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子において、前記第２の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度よりも第１の主面側で高く、かつ前記第２の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度よりも第１の主面側で低いことを特徴とする。

請求項１〜７の発明によれば、素子表面構造部が形成された第１の主面側において、非活性領域の並列ｐｎ構造部（第２の並列ｐｎ構造部）のｐｎ繰り返しピッチが活性領域の並列ｐｎ構造部（第１の並列ｐｎ構造部）のｐｎ繰り返しピッチよりも小さいので、ピッチが同じ場合よりも空乏層が広がりやすい。また、第２の主面側において、非活性領域の並列ｐｎ構造部のｐｎ繰り返しピッチが活性領域の並列ｐｎ構造部のｐｎ繰り返しピッチと同じであるので、ｐｎ繰り返しピッチの異なる領域でのチャージバランスのアンバランス化による耐圧の低下が抑制される。

また、上述した課題を解決し、目的を達成するため、請求項８の発明にかかる半導体素子の製造方法は、活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子を製造するにあたって、前記低抵抗層上に第１導電型エピタキシャル成長層を成長させる工程と、前記エピタキシャル成長層に、前記低抵抗層に達する複数のトレンチを所定の間隔おきに形成する工程と、前記トレンチ内に第２導電型の半導体をエピタキシャル成長させて該トレンチ内を第２導電型エピタキシャル成長層で埋め込む工程と、前記第１導電型エピタキシャル成長層と前記第２導電型エピタキシャル成長層との繰り返し構造よりなる第１の並列ｐｎ構造部および第２の並列ｐｎ構造部の表面を研磨して平坦にする工程と、平坦になった前記第２の並列ｐｎ構造部の前記第２導電型エピタキシャル成長層の表面層にのみ選択的に第２導電型の不純物をイオン注入する工程と、を含むことを特徴とする。

請求項９の発明にかかる半導体素子の製造方法は、活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子を製造するにあたって、前記低抵抗層上に第１導電型エピタキシャル成長層を成長させる工程と、前記エピタキシャル成長層に、前記低抵抗層に達する複数のトレンチを所定の間隔おきに形成する工程と、前記トレンチ内に第２導電型の半導体をエピタキシャル成長させて該トレンチ内を第２導電型エピタキシャル成長層で埋め込む工程と、前記第１導電型エピタキシャル成長層と前記第２導電型エピタキシャル成長層との繰り返し構造よりなる第１の並列ｐｎ構造部および第２の並列ｐｎ構造部の表面を研磨して平坦にする工程と、平坦になった前記第２の並列ｐｎ構造部の前記第１導電型エピタキシャル成長層の表面層にのみ選択的に第２導電型の不純物をイオン注入する工程と、を含むことを特徴とする。

請求項１０の発明にかかる半導体素子の製造方法は、活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子を製造するにあたって、前記低抵抗層上に第１導電型エピタキシャル成長層を成長させる工程と、前記エピタキシャル成長層に、前記低抵抗層に達する複数のトレンチを所定の間隔おきに形成する工程と、前記トレンチ内に第２導電型の半導体をエピタキシャル成長させて該トレンチ内を第２導電型エピタキシャル成長層で埋め込む工程と、前記第１導電型エピタキシャル成長層と前記第２導電型エピタキシャル成長層との繰り返し構造よりなる第１の並列ｐｎ構造部および第２の並列ｐｎ構造部の表面を研磨して平坦にする工程と、平坦になった前記第２の並列ｐｎ構造部の表面層全体に第２導電型の不純物をイオン注入する工程と、を含むことを特徴とする。

請求項１１の発明にかかる半導体素子の製造方法は、活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子を製造するにあたって、前記低抵抗層上に第１導電型エピタキシャル成長層を、前記第１の主面側において不純物濃度が低くなるように成長させる工程と、前記エピタキシャル成長層に、前記低抵抗層に達する複数のトレンチを所定の間隔おきに形成する工程と、前記トレンチ内に第２導電型の半導体をエピタキシャル成長させて該トレンチ内を第２導電型エピタキシャル成長層で埋め込む工程と、前記第１導電型エピタキシャル成長層と前記第２導電型エピタキシャル成長層との繰り返し構造よりなる第１の並列ｐｎ構造部および第２の並列ｐｎ構造部の表面を研磨して平坦にする工程と、を含むことを特徴とする。

請求項１２の発明にかかる半導体素子の製造方法は、活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子を製造するにあたって、前記低抵抗層上に第１導電型エピタキシャル成長層を、前記第１の主面側において不純物濃度が低くなるように成長させる工程と、前記エピタキシャル成長層に、前記低抵抗層に達する複数のトレンチを所定の間隔おきに形成する工程と、前記トレンチ内に第２導電型の半導体をエピタキシャル成長させて該トレンチ内を第２導電型エピタキシャル成長層で埋め込む工程と、前記第１導電型エピタキシャル成長層と前記第２導電型エピタキシャル成長層との繰り返し構造よりなる第１の並列ｐｎ構造部および第２の並列ｐｎ構造部の表面を研磨して平坦にする工程と、平坦になった前記第２の並列ｐｎ構造部の前記第２導電型エピタキシャル成長層の表面層にのみ選択的に第２導電型の不純物をイオン注入する工程と、を含むことを特徴とする。

請求項１３の発明にかかる半導体素子の製造方法は、請求項１１または１２に記載の発明において、前記第１導電型エピタキシャル成長層の不純物濃度の低い部分の厚さが、前記第１の並列ｐｎ構造部および前記第２の並列ｐｎ構造部の表面を研磨して平坦にする際の研磨厚さよりも厚くなるように、前記低抵抗層上に前記第１導電型エピタキシャル成長層を成長させることを特徴とする。

請求項８〜１３の発明によれば、耐圧構造部である非活性領域に、その表面側においてｎ型半導体領域と、そのｎ型半導体領域よりも不純物濃度が高いｐ型半導体領域とが交互に配列されてなる並列ｐｎ構造部を有する半導体素子を、容易に製造することができる。

本発明にかかる半導体素子によれば、非活性領域の並列ｐｎ構造部のｐｎ繰り返しピッチが、素子表面構造部が形成された第１の主面側では活性領域の並列ｐｎ構造部のｐｎ繰り返しピッチよりも小さく、かつ第２の主面側では活性領域の並列ｐｎ構造部のｐｎ繰り返しピッチと同じであるので、空乏層が広がりやすく、またチャージバランスのアンバランス化による耐圧の低下を抑制することができるので、素子全体としてバランスよく十分な耐圧を確保することができるという効果を奏する。

また、本発明にかかる半導体素子によれば、十分な耐圧を素子全体としてバランスよく有する、並列ｐｎ構造を備えた半導体素子を容易に製造することができるという効果を奏する。

以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。以下の説明および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに付す⁺または^-は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを表す。なお、すべての図面において同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、本発明の実施の形態１にかかる半導体素子の要部の構成を示す断面図である。図１に示すように、この半導体素子は、縦型ＭＯＳＦＥＴよりなる超接合半導体素子であり、同図の右半部は、ＭＯＳＦＥＴとして電流を駆動する活性領域１であり、左半部は活性領域１の外側で耐圧構造部を構成する非活性領域２である。

活性領域１の素子表面側には、ｐベース領域１１、ｎ⁺ソース領域１２、ｐ⁺コンタクト領域１３、ゲート絶縁膜１４、ゲート電極１５、層間絶縁膜１６、第１の電極であるソース電極１７からなるｎチャネルＭＯＳＦＥＴの素子表面構造部１０が形成されている。低抵抗層であるｎ⁺ドレイン層１８は、活性領域１および非活性領域２にわたって、素子の裏面側に設けられている。

第２の電極であるドレイン電極１９は、素子の裏面に設けられており、ｎ⁺ドレイン層１８に電気的に接続している。活性領域１において、ＭＯＳＦＥＴの素子表面構造部１０とｎ⁺ドレイン層１８との間のドリフト部は、たとえば縦形層状のｎ型半導体領域３１と縦形層状のｐ型半導体領域３２とが交互に繰り返し接合されてなる第１の並列ｐｎ構造部３により構成されている。

非活性領域２の表面は、その縁部を除いて層間絶縁膜２１で被覆されている。この層間絶縁膜２１の活性領域１に近い部分は、活性領域１から延びるソース電極１７により被われている。一方、非活性領域２を覆う層間絶縁膜２１の非活性領域２の縁部側の部分は、非活性領域２の縁部の表面とともにストッパ電極２２により被われている。ストッパ電極２２は、非活性領域２の縁部の表面層に設けられたｎ⁺半導体領域２３に接触している。

非活性領域２において、層間絶縁膜２１とｎ⁺ドレイン層１８との間の耐圧構造部は、たとえば縦形層状のｎ型半導体領域４１，４３と縦形層状のｐ型半導体領域４２，４４とが交互に繰り返し接合されてなる第２の並列ｐｎ構造部４により構成されている。第２の並列ｐｎ構造部４において、ｎ⁺ドレイン層１８寄りの部分のｎ型半導体領域４１およびｐ型半導体領域４２の幅は、それぞれ活性領域１の第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２の幅とおおむね同じである。

それに対して、第２の並列ｐｎ構造部４では、その一部または全部において、層間絶縁膜２１寄りの部分のｎ型半導体領域４３およびｐ型半導体領域４４の幅は、それぞれ第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２の幅よりも狭い。つまり、図１に示す超接合半導体素子では、素子表面と素子裏面との間に存在する並列ｐｎ構造部３，４のｐｎ繰り返しピッチは、素子裏面側で一様であり、素子表面側では非活性領域２の一部または全部で活性領域１よりも小さくなっている。

以降、説明の便宜上、第２の並列ｐｎ構造部４において、素子表面側のｐｎ繰り返しピッチが第１の並列ｐｎ構造部３よりも小さい並列ｐｎ構造部を狭ピッチ部とし、素子裏面側のｐｎ繰り返しピッチが第１の並列ｐｎ構造部３とおおむね同じ並列ｐｎ構造部を広ピッチ部とする。特に限定しないが、図１に示す例では、第２の並列ｐｎ構造部４の狭ピッチ部は、最外のｐベース領域１１ａから前記ｎ⁺半導体領域２３までの間に設けられている。そして、第２の並列ｐｎ構造部４において狭ピッチ部の下側の部分は、活性領域１の第１の並列ｐｎ構造部３と同じｐｎ繰り返しピッチ、すなわち広ピッチ部となっている。なお、狭ピッチ部は最外のｐベース領域１１ａの電界集中を防ぐため、最外のｐベース領域１１ａのコーナ部から外周方向にかけて設けるのが好ましい。また、ソース電極１７の終端１７ａの下部には、同じく電界集中を防ぐため、ｐ型半導体領域４４が位置するようにする。

また、第２の並列ｐｎ構造部４において、その広ピッチ部におけるｎ型半導体領域４１およびｐ型半導体領域４２の不純物濃度は、それぞれ活性領域１の第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２の不純物濃度と同じになっている。第２の並列ｐｎ構造部４の狭ピッチ部では、ｎ型半導体領域４３の不純物濃度は、第１の並列ｐｎ構造部３のｎ型半導体領域３１の不純物濃度と同じか、またはそれよりも低くなっており、ｐ型半導体領域４４の不純物濃度は、第１の並列ｐｎ構造部３のｐ型半導体領域３２の不純物濃度と同じか、またはそれよりも高くなっている。そして、ｐ型半導体領域４４の表面濃度は、ｎ型半導体領域４３の表面濃度よりも高くなっている。なお、図１において、点線のハッチングは、表面濃度が活性領域１と異なる領域であることを表している。

特に限定されるものではないが、一例として、各部の寸法および不純物濃度を挙げる。第１の並列ｐｎ構造部３および第２の並列ｐｎ構造部４の素子深さ方向の長さはおおよそ５０μｍである。第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２、並びに第２の並列ｐｎ構造部４の広ピッチ部におけるｎ型半導体領域４１およびｐ型半導体領域４２のそれぞれの幅はおおよそ５μｍである。第２の並列ｐｎ構造部４の狭ピッチ部におけるｎ型半導体領域４３およびｐ型半導体領域４４のそれぞれの幅はおおよそ２．５〜３μｍである。

また、ｎ⁺ドレイン層１８の不純物濃度は２×１０¹⁸ｃｍ^-3程度である。第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２、並びに第２の並列ｐｎ構造部４の広ピッチ部におけるｎ型半導体領域４１およびｐ型半導体領域４２のそれぞれの不純物濃度は４．５×１０¹⁵ｃｍ^-3程度である。

第２の並列ｐｎ構造部４の狭ピッチ部におけるｎ型半導体領域４３の表面濃度はおおよそ５×１０¹⁴〜３．５×１０¹⁵ｃｍ^-3である。第２の並列ｐｎ構造部４の狭ピッチ部におけるｐ型半導体領域４４の表面濃度はおおよそ５．５×１０¹⁵〜８．５×１０¹⁵ｃｍ^-3である。

上述した実施の形態１によれば、非活性領域２に、活性領域１における並列ｐｎ構造部（第１の並列ｐｎ構造部３）のｐｎ繰り返しピッチよりも狭いピッチの並列ｐｎ構造部（第２の並列ｐｎ構造部４）が設けられているため、非活性領域２で空乏層が広がりやすい。加えて、非活性領域２の第２の並列ｐｎ構造部４では、その表面側においてｎ型半導体領域４３の不純物濃度が低く、かつｐ型半導体領域４４の不純物濃度が高いので、非活性領域２の表面側で空乏層が広がりやすくなり、表面側での電界が緩和される。さらに、非活性領域２の表面側の電位がその直下の並列ｐｎ構造部に伝わり、表面の空乏層が広がることによって、その直下の並列ｐｎ構造部にも空乏層が広がる。

したがって、非活性領域２で空乏層が広がりやすくなり、十分な耐圧を確保することが可能となる。また、実施の形態１によれば、ｐｎ繰り返しピッチの異なる領域、すなわち狭ピッチ部におけるチャージバランスのアンバランス化が原因で耐圧が低下するのを抑制することができる。なお、従来は、非活性領域では空乏層が外側へ向かって広がるため、非活性領域での表面側の電界が強くなり、十分な耐圧を確保することは困難であった。

なお、第２の並列ｐｎ構造部４の狭ピッチ部のｎ型半導体領域４３またはｐ型半導体領域４４がソース電極１７の下側（最外のｐベース領域１１ａの下）にも設けられていてもよい。さらに、第２の並列ｐｎ構造部４の狭ピッチ部が非活性領域２の全域に設けられていてもよい。

実施の形態２．
図２は、本発明の実施の形態２にかかる半導体素子の要部の構成を示す断面図である。図２に示すように、実施の形態２の半導体素子が実施の形態１と異なるのは、非活性領域２の第２の並列ｐｎ構造部４において、素子表面側に狭ピッチ部が設けられていないことである。つまり、第２の並列ｐｎ構造部４は、活性領域１の第１の並列ｐｎ構造部３と同じ幅のｎ型半導体領域４１およびｐ型半導体領域４２を交互に繰り返し接合した構成となっている。その他の構成は実施の形態１と同様である。

図２において、点線のハッチングを付した領域は、表面濃度が活性領域１と異なる領域である（他の図においても同じ）。表面濃度が活性領域１と異なる領域は、非活性領域２の一部または全部に設けられる。特に限定しないが、図２に示す例では、表面濃度が活性領域１と異なる領域は、活性領域１の最外のｐベース領域１１ａから外側に設けられている。

図３は、第２の並列ｐｎ構造部４のｎ型半導体領域４１およびｐ型半導体領域４２、並びに第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２の不純物濃度の分布を説明するための図であり、図２に示す構成から素子表面の構造を取り除いた断面図である。図３に示す基板部分の構成は、通常の素子表面構造および素子裏面構造を形成する前の並列ｐｎ構造部を形成しただけの基板の構成に相当する。

第２の並列ｐｎ構造部４の、表面濃度が活性領域１と異なる領域において、ｎ型半導体領域４１の、層間絶縁膜２１との境界近傍における不純物濃度（表面濃度）およびｎ⁺ドレイン層１８との境界近傍における不純物濃度をそれぞれｅｎ１およびｅｎ２とする。同様に、表面濃度が活性領域１と異なる領域において、ｐ型半導体領域４２の、層間絶縁膜２１との境界近傍における不純物濃度（表面濃度）およびｎ⁺ドレイン層１８との境界近傍における不純物濃度をそれぞれｅｐ１およびｅｐ２とする。

また、第１の並列ｐｎ構造部３において、ｎ型半導体領域３１の、ゲート絶縁膜１４またはソース電極１７との境界近傍における不純物濃度（表面濃度）およびｎ⁺ドレイン層１８との境界近傍における不純物濃度をそれぞれａｎ１およびａｎ２とする。同様に、ｐ型半導体領域３２の、ゲート絶縁膜１４またはソース電極１７との境界近傍における不純物濃度（表面濃度）およびｎ⁺ドレイン層１８との境界近傍における不純物濃度をそれぞれａｐ１およびａｐ２とする。

図４−１は、ｅｐ１−ｅｐ２間およびａｐ１−ａｐ２間の不純物濃度分布を示す図であり、図４−２は、ｅｎ１−ｅｎ２間およびａｎ１−ａｎ２間の不純物濃度分布を示す図である。図４−１、図４−２に示すように、非活性領域２の表面濃度の異なる領域では、活性領域１と比べて、ｐ型半導体領域４２で不純物濃度が高くなり、ｎ型半導体領域４１で不純物濃度が低くなっている。このような不純物濃度分布は、後述するようにｐ型不純物となるボロンイオンの注入によって達成される。

特に限定されるものではないが、一例として、各部の寸法および不純物濃度を挙げる。第１の並列ｐｎ構造部３および第２の並列ｐｎ構造部４の素子深さ方向の長さはおおよそ５０μｍである。第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２、並びに第２の並列ｐｎ構造部４のｎ型半導体領域４１およびｐ型半導体領域４２のそれぞれの幅はおおよそ５μｍである。

また、ｎ⁺ドレイン層１８の不純物濃度は２×１０¹⁸ｃｍ^-3程度である。第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２、並びに第２の並列ｐｎ構造部４のｎ型半導体領域４１およびｐ型半導体領域４２のそれぞれの不純物濃度は４．５×１０¹⁵ｃｍ^-3程度である。

また、ボロンイオンのイオン注入により非活性領域２の表面濃度を活性領域１と異ならせる際には、イオン注入時の表面濃度が１×１０¹⁵〜４×１０¹⁵ｃｍ^-3となるようにイオン注入をおこなう。それによって、たとえばｎ型半導体領域４１の表面濃度はおおよそ５×１０¹⁴〜３．５×１０¹⁵ｃｍ^-3となる。また、ｐ型半導体領域４２の表面濃度はおおよそ５．５×１０¹⁵〜８．５×１０¹⁵ｃｍ^-3となる。

つぎに、実施の形態２にかかる半導体素子の製造プロセスについて簡単に説明する。図５および図６は、その製造プロセスの主要な段階における素子の構成を示す断面図である。まず、ｎ⁺ドレイン層１８となるｎ型低抵抗半導体基板上に、不純物濃度がおおよそ４．５×１０¹⁵ｃｍ^-3で、厚さが５０μｍのｎ型エピタキシャル成長層を形成する。

ついで、エピタキシャル成長層の表面に酸化膜を形成し、その酸化膜をパターニングしてマスクとし、０．５μｍから１．３μｍ程度の合わせマークを形成する。酸化膜を除去した後、表面に２〜３μｍの厚さの酸化膜を熱酸化法または堆積法により形成する。そして、酸化膜のパターニングにより、幅が約５μｍの開口部を約５μｍおきに形成する。ついで、トレンチエッチングをおこない、エピタキシャル成長層に開口幅が約５μｍで深さが約５０μｍのトレンチを約５μｍおきに形成する。その後、トレンチ内部にボロンドープのシリコンをエピタキシャル成長させて、並列ｐｎ構造部を作製する。

ボロンドープによる不純物濃度はおおよそ４．５×１０¹⁵ｃｍ^-3である。表面の酸化膜を除去した後、再び表面に、５μｍのトレンチを形成するのに十分な厚さ、たとえば４５００オングストロームの厚さの酸化膜を形成する。ついで、深さが約５μｍのトレンチを形成して、再度、合わせマークを形成する。表面の酸化膜を除去した後、時間管理によって表面を研磨する。たとえば表面を４μｍ程度の厚さで研磨し、合わせマーク（図示してないアライメントマーク）を１μｍの深さで残す。ここまでの状態が図５に示されている。

なお、上述したトレンチの形成およびエピタキシャル成長による埋め込みに代えて、エピタキシャル成長とイオン注入によるｐ型半導体領域の形成を繰り返しおこなうことにより、並列ｐｎ構造部を作製してもよい。この場合も、並列ｐｎ構造部のｐ型半導体領域とｎ型半導体領域とで不純物濃度がほぼ同じであるのが望ましく、たとえばいずれの不純物濃度も４．５×１０¹⁵ｃｍ^-3程度である。また、ｐ型半導体領域とｎ型半導体領域の幅はともに約５μｍである。

ついで、並列ｐｎ構造部の表面を酸化して約５００オングストロームの厚さの酸化膜５１を形成する。その酸化膜５１の上にレジスト５２を塗布し、フォトリソグラフィー技術により、選択的にボロンのイオン注入領域の窓を開口する。そして、ボロンイオンを約４５ｋｅＶの加速電圧でイオン注入する。その際、ｎ型半導体領域４１の表面領域がｐ型にならないように制御する。たとえば、上述したように、イオン注入時の表面濃度が１×１０¹⁵〜４×１０¹⁵ｃｍ^-3となるようにイオン注入をおこなう。ここまでの状態が図６に示されている。

このように非活性領域２の一部のｎ型半導体領域４１およびｐ型半導体領域４２に同時にボロンのイオン注入をおこなう場合には、ドーズ量は非活性領域２のｎ型半導体領域４１の濃度以下であるのが望ましい。その理由は、並列ｐｎ構造部３，４がストライプ状の場合に活性領域１のｐ層端部と接続してしまうからである。なお、並列ｐｎ構造部が三方配置や六方配置などのセル状構造の場合には、このような問題はなく、耐圧の確保が可能である。

ついで、レジスト５２を灰化し、酸化膜５１を除去する。つづく工程は通常のＭＯＳ構造の製造方法と同様であり、また本発明の要旨ではないので、ここでは省略する。以上のようにして、図４−１、図４−２に示す不純物濃度分布を有する超接合半導体素子が得られる。

上述した実施の形態２によれば、非活性領域２の第２の並列ｐｎ構造部４では、その表面側においてｎ型半導体領域４１の不純物濃度が低く、かつｐ型半導体領域４２の不純物濃度が高いので、非活性領域２の表面側で空乏層が広がりやすくなり、表面側での電界が緩和される。また、非活性領域２の表面側の電位がその直下の並列ｐｎ構造部に伝わり、表面の空乏層が広がることによって、その直下の並列ｐｎ構造部にも空乏層が広がる。

したがって、非活性領域２で空乏層が広がりやすくなり、十分な耐圧を確保することが可能となる。本発明者らが試作して調べたところ、本実施の形態２の素子の耐圧は５００〜８１０Ｖ程度である。それに対して、従来通り、第２の並列ｐｎ構造部４の表面濃度を第１の並列ｐｎ構造部３と同じにした素子では、耐圧は４１０Ｖ程度である。

なお、上述した実施の形態２の製造プロセスにおいて、図７に示すように、レジスト５２の塗布、およびフォトリソグラフィー技術によるボロンのイオン注入領域の窓開けを省略して、第１の並列ｐｎ構造部３および第２の並列ｐｎ構造部４の全域に対してボロンイオンのイオン注入をおこなうことにより、非活性領域２のｐ型半導体領域４２の表面濃度を高くするとともに、ｎ型半導体領域４１の表面濃度を低くしてもよい。このようにすれば、より簡単に第２の並列ｐｎ構造部４の表面側の不純物濃度を変えることができる。

実施の形態３．
実施の形態３の半導体素子は、図８−１、図８−２にその不純物濃度分布を示すように、実施の形態２の半導体素子において、ｅｎ１−ｅｎ２間の不純物濃度分布をａｎ１−ａｎ２間の不純物濃度分布と同じにしたものである。つまり、実施の形態３では、第２の並列ｐｎ構造部４のｎ型半導体領域４１の表面濃度は第１の並列ｐｎ構造部３のｎ型半導体領域３１の表面濃度と同じであるが、第２の並列ｐｎ構造部４のｐ型半導体領域４２の表面濃度は第１の並列ｐｎ構造部３のｐ型半導体領域３２の表面濃度よりも高くなっている。半導体素子の構成は実施の形態２と同じであるので、説明を省略する。

つぎに、実施の形態３にかかる半導体素子の製造プロセスについて簡単に説明する。まず、実施の形態２と同様にして、ｎ⁺ドレイン層１８となるｎ型低抵抗半導体基板上に並列ｐｎ構造部を作製する。その際、並列ｐｎ構造部のｐ型半導体領域とｎ型半導体領域の不純物濃度はほぼ同じであるのが望ましい。

ついで、図９に示すように、並列ｐｎ構造部の表面に約５００オングストロームの厚さの酸化膜５１を形成し、その上にレジスト５２を塗布する。そして、フォトリソグラフィー技術により、レジスト５２に選択的にボロンのイオン注入領域の窓を開口する。実施の形態３では、第２の並列ｐｎ構造部４のｎ型半導体領域４１上にはレジスト５２が残っている。

この状態でボロンイオンのイオン注入をおこなう。レジスト５２があるため、第２の並列ｐｎ構造部４のｎ型半導体領域４１にはボロンイオンが注入されないので、図８−１、図８−２に示す不純物濃度分布が得られる。これ以降の工程は、実施の形態２と同じである。

上述した実施の形態３によれば、非活性領域２の第２の並列ｐｎ構造部４では、その表面側においてｐ型半導体領域４２の不純物濃度がｎ型半導体領域４１の不純物濃度よりも高くなるので、実施の形態２と同様に非活性領域２で空乏層が広がりやすくなり、十分な耐圧を確保することが可能となる。

実施の形態４．
実施の形態４の半導体素子は、図１０−１、図１０−２にその不純物濃度分布を示すように、実施の形態２の半導体素子において、ｅｐ１−ｅｐ２間の不純物濃度分布をａｐ１−ａｐ２間の不純物濃度分布と同じにしたものである。つまり、実施の形態４では、第２の並列ｐｎ構造部４のｐ型半導体領域４２の表面濃度は第１の並列ｐｎ構造部３のｐ型半導体領域３２の表面濃度と同じであるが、第２の並列ｐｎ構造部４のｎ型半導体領域４１の表面濃度は第１の並列ｐｎ構造部３のｎ型半導体領域３１の表面濃度よりも低くなっている。半導体素子の構成は実施の形態２と同じであるので、説明を省略する。

つぎに、実施の形態４にかかる半導体素子の製造プロセスについて簡単に説明する。まず、実施の形態２と同様にして、ｎ⁺ドレイン層１８となるｎ型低抵抗半導体基板上に並列ｐｎ構造部を作製する。その際、並列ｐｎ構造部のｐ型半導体領域とｎ型半導体領域の不純物濃度はほぼ同じであるのが望ましい。

ついで、図１１に示すように、並列ｐｎ構造部の表面に約５００オングストロームの厚さの酸化膜５１を形成し、その上にレジスト５２を塗布する。そして、フォトリソグラフィー技術により、レジスト５２に選択的にボロンのイオン注入領域の窓を開口する。実施の形態４では、第２の並列ｐｎ構造部４のｐ型半導体領域４２上にはレジスト５２が残っている。

この状態でボロンイオンのイオン注入をおこなう。レジスト５２があるため、第２の並列ｐｎ構造部４のｐ型半導体領域４２にはボロンイオンが注入されないので、図１０−１、図１０−２に示す不純物濃度分布が得られる。これ以降の工程は、実施の形態２と同じである。

上述した実施の形態４によれば、非活性領域２の第２の並列ｐｎ構造部４では、その表面側においてｐ型半導体領域４２の不純物濃度がｎ型半導体領域４１の不純物濃度よりも高くなるので、実施の形態２と同様に非活性領域２で空乏層が広がりやすくなり、十分な耐圧を確保することが可能となる。

実施の形態５．
実施の形態５の半導体素子は、図１２に示すように、実施の形態２の半導体素子において、第２の並列ｐｎ構造部４の、活性領域１よりも表面濃度が高いｐ型半導体領域４２を、ソース電極１７の終端１７ａよりも活性領域１側に設けたものである。ｅｐ１−ｅｐ２間、ａｐ１−ａｐ２間、ｅｎ１−ｅｎ２間およびａｎ１−ａｎ２間の不純物濃度分布は、図４−１、図４−２、図８−１、図８−２のいずれかの分布となる。その他の構成、各部の寸法および不純物濃度等は実施の形態２と同じであるので、説明を省略する。

実施の形態５によれば、最も電界が強くなりやすいソース電極１７の端部での電界が緩和されるので、実施の形態２と同様に表面側での電界が緩和される。したがって、十分な耐圧を確保することが可能となる。

実施の形態６．
実施の形態６の半導体素子は、図１３に示すように、実施の形態２の半導体素子において、第２の並列ｐｎ構造部４側に延びるソース電極１７の終端１７ａの真下の領域がｐ型半導体領域４２になるようにしたものである。実施の形態２では、ソース電極１７の終端１７ａの真下の領域はｎ型半導体領域４１である。ｅｐ１−ｅｐ２間、ａｐ１−ａｐ２間、ｅｎ１−ｅｎ２間およびａｎ１−ａｎ２間の不純物濃度分布は、図４−１、図４−２、図８−１、図８−２、図１０−１、図１０−２のいずれかの分布となる。その他の構成、各部の寸法および不純物濃度等は実施の形態２と同じであるので、説明を省略する。

実施の形態６によれば、第２の並列ｐｎ構造部４の、ソース電極１７の終端１７ａの真下にあるｐ型半導体領域４２は酸化膜２１を介した電位に固定されるとともに、ソース電極１７の終端１７ａよりも外側ではｎ型半導体領域４１の表面濃度がｐ型半導体領域４２の表面濃度よりも低いので、非活性領域２の表面側で空乏層が広がりやすくなる。したがって、十分な耐圧を確保することが可能となる。

実施の形態７．
実施の形態７の半導体素子は、図１４に示すように、実施の形態２の半導体素子において、第２の並列ｐｎ構造部４の、活性領域１よりも表面濃度が低いｎ型半導体領域４１を、ソース電極１７の終端１７ａよりも活性領域１側に設けたものである。ｅｐ１−ｅｐ２間、ａｐ１−ａｐ２間、ｅｎ１−ｅｎ２間およびａｎ１−ａｎ２間の不純物濃度分布は、図４−１、図４−２、図１０−１、図１０−２のいずれかの分布となる。その他の構成、各部の寸法および不純物濃度等は実施の形態２と同じであるので、説明を省略する。

実施の形態７によれば、最も電界が強くなりやすいソース電極１７の端部での電界が緩和されるので、実施の形態２と同様に表面側での電界が緩和される。したがって、十分な耐圧を確保することが可能となる。

実施の形態８．
実施の形態８の半導体素子は、図１５に示すように、実施の形態２の半導体素子において、第２の並列ｐｎ構造部４の、活性領域１よりも表面濃度が低いｎ型半導体領域４１を非活性領域２の全域に設けたものである。ｅｐ１−ｅｐ２間、ａｐ１−ａｐ２間、ｅｎ１−ｅｎ２間およびａｎ１−ａｎ２間の不純物濃度分布は、図４−１、図４−２、図１０−１、図１０−２のいずれかの分布となる。その他の構成、各部の寸法および不純物濃度等は実施の形態２と同じであるので、説明を省略する。なお、図１５に示す例では、ソース電極１７の終端１７ａの真下の領域はｐ型半導体領域４２であるが、ｎ型半導体領域４１であってもよい。

実施の形態８によれば、最も電界が強くなりやすいソース電極１７の端部での電界が緩和されるので、表面側での電界が緩和される。したがって、十分な耐圧を確保することが可能となる。

実施の形態９．
実施の形態９の半導体素子は、図１６に示すように、実施の形態１の半導体素子において、第２の並列ｐｎ構造部４の狭ピッチ部の下に広ピッチ部がなく、狭ピッチ部のｎ型半導体領域４３およびｐ型半導体領域４４がｎ⁺ドレイン層１８まで続いているものである。

この狭ピッチ部では、ｎ型半導体領域４３およびｐ型半導体領域４４の深さ方向の中間付近での不純物濃度は、それぞれ第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２の不純物濃度とほぼ同じか、またはｎ型半導体領域４３がｎ型半導体領域３１よりも低くなっている。また、実施の形態２のｅｐ１−ｅｐ２間、ａｐ１−ａｐ２間、ｅｎ１−ｅｎ２間およびａｎ１−ａｎ２間に相当する部分の不純物濃度分布は、図４−１、図４−２、図８−１、図８−２、図１０−１、図１０−２のいずれかの分布となる。その他の構成、各部の寸法および不純物濃度等は実施の形態１と同じであるので、説明を省略する。

実施の形態９によれば、非活性領域２に、活性領域１における並列ｐｎ構造部（第１の並列ｐｎ構造部３）のｐｎ繰り返しピッチよりも狭いピッチの並列ｐｎ構造部（第２の並列ｐｎ構造部４）が設けられているため、非活性領域２に、活性領域１の並列ｐｎ構造部と同じｐｎ繰り返しピッチの並列ｐｎ構造部を配置した場合に比べて、非活性領域２で空乏層が広がりやすくなる。加えて、非活性領域２の第２の並列ｐｎ構造部４では、その表面側においてｎ型半導体領域４３の不純物濃度が低く、かつｐ型半導体領域４４の不純物濃度が高いので、非活性領域２の表面側で空乏層が広がりやすくなり、表面側での電界が緩和される。したがって、非活性領域２で空乏層が広がりやすくなり、十分な耐圧を確保することが可能となる。

実施の形態１０．
図１７は、本発明の実施の形態１０にかかる半導体素子の要部の構成を示す断面図である。図１７に示すように、実施の形態１０の半導体素子は、おおよそ図２に示す実施の形態２の半導体素子と同様の構成であるが、以下の点で実施の形態２と異なる。

実施の形態１０では、層間絶縁膜２１のストッパ電極２２側の終端が、ｐ型半導体領域４２上に位置している。そして、ストッパ電極２２に接触するｎ⁺半導体領域２３は、その層間絶縁膜２１のストッパ電極２２側の終端の下まで延びている。また、隣り合うｐベース領域１１の間の半導体領域、すなわち活性領域１におけるｎ型半導体領域３１の表面付近の領域は、ｎ⁺半導体領域３３となっている。なお、特に限定しないが、図１７に示す例では、第２の並列ｐｎ構造部４のｎ型半導体領域４１およびｐ型半導体領域４２の幅は、それぞれ第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２の幅とおおむね同じである。

図１８は、第２の並列ｐｎ構造部４のｎ型半導体領域４１およびｐ型半導体領域４２、並びに第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２の不純物濃度の分布を説明するための図である。図１８では、図１７に示す構成から素子表面の構造およびドレイン電極１９が取り除かれている。

図１９−１は、ｅｐ１−ｅｐ２間およびａｐ１−ａｐ２間の不純物濃度分布を示す図であり、図１９−２は、ｅｎ１−ｅｎ２間およびａｎ１−ａｎ２間の不純物濃度分布を示す図である。図１９−１、図１９−２に示すように、非活性領域２の表面濃度の異なる領域では、ｐ型半導体領域４２で不純物濃度が高くなり、ｎ型半導体領域４１で不純物濃度が低くなっている。

また、活性領域１のｐ型半導体領域３２では、ａｐ１すなわちゲート絶縁膜１４またはソース電極１７との境界近傍の領域において２段階に不純物濃度が高くなっている。ｐ型半導体領域３２の、この表面濃度の異なる領域を除く領域は、ほぼ一定の不純物濃度になっている。非活性領域２のｐ型半導体領域４２では、ｅｐ１すなわち層間絶縁膜２１との境界近傍の領域においてわずかに不純物濃度が高くなっている。ｐ型半導体領域４２の、この表面濃度の異なる領域を除く領域は、ほぼ一定の不純物濃度であり、活性領域１のｐ型半導体領域３２の不純物濃度がほぼ一定の領域と同じ濃度になっている。

一方、活性領域１のｎ型半導体領域３１では、ａｎ１すなわちゲート絶縁膜１４またはソース電極１７との境界近傍の領域においてわずかに不純物濃度が高くなっている。ｎ型半導体領域３１の、この表面濃度の異なる領域を除く領域は、ほぼ一定の不純物濃度になっている。非活性領域２のｎ型半導体領域４１では、ｅｎ１すなわち層間絶縁膜２１との境界近傍の領域において不純物濃度が低くなっている。ｎ型半導体領域４１の、この表面濃度の異なる領域を除く領域は、ほぼ一定の不純物濃度であり、活性領域１のｎ型半導体領域３１の不純物濃度がほぼ一定の領域と同じ濃度になっている。

特に限定されるものではないが、一例として、各部の寸法および不純物濃度を挙げる。第１の並列ｐｎ構造部３および第２の並列ｐｎ構造部４の素子深さ方向の長さはおおよそ４５μｍである。第１の並列ｐｎ構造部３のｎ型半導体領域３１およびｐ型半導体領域３２、並びに第２の並列ｐｎ構造部４のｎ型半導体領域４１およびｐ型半導体領域４２のそれぞれの幅はおおよそ５μｍである。

つぎに、実施の形態１０にかかる半導体素子の製造プロセスについて簡単に説明する。図２０〜図２９は、その製造プロセスの主要な段階における素子の構成を示す断面図である。まず、ｎ⁺ドレイン層１８となるｎ型低抵抗半導体基板を用意する。その際、半導体基板の面方位は、（１００）面またはこれと等価な面とする。用意した半導体基板上に、不純物濃度がおおよそ６×１０¹⁵ｃｍ^-3で、厚さが約４０μｍのｎエピタキシャル成長層６１を形成する。ここまでの状態が図２０に示されている。

つづいて、ドーパントの濃度を変えて、ｎエピタキシャル成長層６１の上に、不純物濃度がおおよそ５×１０¹⁴ｃｍ^-3で、厚さが約１０μｍのｎ^-エピタキシャル成長層６２を形成する。ここまでの状態が図２１に示されている。ついで、ｎ^-エピタキシャル成長層６２の表面に、トレンチエッチング用のハードマスクとなる酸化膜（または窒化膜など）６３を１．６μｍ以上の厚さで形成する。

この酸化膜（または窒化膜など）６３の厚さは、トレンチエッチングにおける酸化膜（または窒化膜など）６３とシリコンとの選択比に基づいて、所望の深さのトレンチを形成しても酸化膜（または窒化膜など）６３が残るように、適宜選択される。たとえば、おおよそ５０μｍの深さのトレンチを形成する場合には、酸化膜（または窒化膜など）６３の厚さはおおよそ２．４μｍで十分である。そして、その酸化膜（または窒化膜など）６３をリソグラフィーによりパターニングして、たとえば約５μｍおきに約５μｍの幅で開口してなるハードマスクを形成する。

ついで、ドライエッチングをおこない、ｎ^-エピタキシャル成長層６２およびｎエピタキシャル成長層６１に、たとえば約５μｍの開口幅で、約５０μｍの深さのトレンチ６４を約５μｍおきに形成する。その際、形成されたトレンチ側面の面方位が、（０１０）面またはこれと等価な面となるように、トレンチ６４を形成する。トレンチのハードマスクに関しても、このような面方位を有するトレンチ６４が形成されるようにパターニングされている。ここまでの状態が図２２に示されている。

ここで、ドライエッチングによりトレンチ６４を形成する理由はつぎの通りである。ｎエピタキシャル成長層６１とｎ^-エピタキシャル成長層６２とでは不純物濃度が異なるため、ウェットエッチングなどの異方性エッチングによりトレンチを形成すると、ｎエピタキシャル成長層６１とｎ^-エピタキシャル成長層６２とでエッチングレートが異なり、その結果、ｎエピタキシャル成長層６１でのトレンチの幅とｎ^-エピタキシャル成長層６２でのトレンチの幅が異なってしまう可能性がある。それに対して、一般に用いられている異方性のドライエッチング（トレンチエッチング）では、トレンチの側壁に保護膜を形成しながらトレンチを形成するので、エピタキシャル成長層６１，６２で不純物濃度が異なっていても同じ幅のトレンチ６４が形成されるからである。

ついで、このような面方位を有するトレンチ６４の内部を、ボロンドープのｐエピタキシャル成長層６５で埋め込む。ｐエピタキシャル成長層６５の不純物濃度は、たとえば６×１０¹⁵ｃｍ^-3程度である。その際、上述したように基板表面の面方位が（１００）面またはこれと等価な面であり、トレンチ側面の面方位が（０１０）面またはこれと等価な面になっている。（０１０）面またはこれと等価な面は、エピタキシャル成長時にファセットを形成しやすい。

そのため、不純物濃度が異なるシリコン（エピタキシャル成長層６１，６２）がトレンチ側面に露出していても、エピタキシャル成長には不純物濃度の違いよりも面方位の寄与の方が大きいので、不純物濃度の差異はトレンチ内への埋め込みには影響しない。したがって、トレンチ６４内にボイドを残さずにトレンチ６４内をｐエピタキシャル成長層６５で埋め込むことができる。ここまでの状態が図２３に示されている。

ついで、ＣＭＰ（化学機械研磨）などの研磨をおこない、トレンチのハードマスクとした酸化膜（または窒化膜など）６３を研磨ストッパとして利用して、酸化膜（または窒化膜など）６３上に形成されたポリシリコンなどのシリコン層を除去する。この研磨後に酸化膜（または窒化膜など）６３上の凹部（図２４には現れていない）にポリシリコンなどのシリコン層が残っている場合には、さらにプラズマエッチャーなどでエッチングをおこなってもよい。ここまでの状態が図２４に示されている。

ついで、酸化膜（または窒化膜など）６３を除去する。その後、ミラー研磨をおこない、酸化膜（または窒化膜など）６３を除去した面の凹凸をなくす。耐圧構造部である非活性領域２の第２の並列ｐｎ構造部４におけるｎ型半導体領域４１の層間絶縁膜２１側での不純物濃度を低くするため、ここでの研磨量は、ｎ^-エピタキシャル成長層６２の厚さよりも少なくなっている。たとえば、研磨量は７．５μｍ程度である。この場合、ミラー研磨後に残るｎ^-エピタキシャル成長層６２の厚さは、２．５μｍ程度となる。ここまでの状態が図２５に示されている。

このようにして、ｎエピタキシャル成長層６１およびｎ^-エピタキシャル成長層６２よりなるｎ型半導体領域３１，４１と、ｐエピタキシャル成長層６５よりなるｐ型半導体領域３２，４２とが繰り返し配列されてなる並列ｐｎ構造部３，４を有する超接合半導体基板ができあがる。この超接合半導体基板の表面に、半導体素子の表面のＭＯＳ構造が後述するようにして形成される。

上述したミラー研磨の後、その研磨面上に層間絶縁膜２１としてたとえば約２．４μｍの厚さの酸化膜を積層し、この酸化膜をフォトリソグラフィーによりパターニングして１段のフィールドプレートを形成する。耐圧構造部の表面電界を緩和するため、２段以上のフィールドプレートを設けてもよい。ここまでの状態が図２６に示されている。

その後、層間絶縁膜２１をマスクとして、ｎ型となるイオン種でイオン注入をおこなう。特に限定しないが、たとえば４×１０¹²ｃｍ^-2程度のドーズ量でリンイオンのイオン注入をおこなう。耐圧構造部である非活性領域２は層間絶縁膜２１により覆われているため、活性領域１にのみリンイオンが注入される。ついで、活性化熱処理をおこない、注入されたｎ型イオン種を、ｐベース領域１１が形成される深さまで熱拡散させて活性化させる。これによって、活性領域１の表面層がｎ⁺半導体領域３３となる。

一方、非活性領域２のｎ型半導体領域４１の表面層は、ｎ^-エピタキシャル成長層６２のエピタキシャル成長時の濃度よりもやや低い濃度に保たれる。なお、図２６および図２７に示す例では、チャネルストッパ部分は層間絶縁膜２１で覆われていない。そのため、チャネルストッパ部分にもリンイオンが注入されてｎ⁺半導体領域２３となるが、ドレイン電位となるため、耐圧構造部の耐圧には何ら影響を与えない。ここまでの状態が図２７に示されている。

ここで、活性領域１にのみｎ型となるイオン種でイオン注入をおこなう理由はつぎの通りである。このイオン注入をおこなうことによって、後にｐベース領域１１を形成したときに、ｐベース領域１１間のｎ領域が、不純物濃度の高いｎ⁺半導体領域３３で構成されることになる。それによって、ｐベース領域１１の横方向への拡散が抑制される。したがって、ｐベース領域１１間のｎ領域（ｎ⁺半導体領域３３）の濃度が高くなる効果と、そのｎ領域（ｎ⁺半導体領域３３）の幅が広くなることによって、活性領域１のＪ−ＦＥＴ（接合形ＦＥＴ）効果による抵抗を低減することができるからである。また、このｎ型となるイオン種でのイオン注入工程と、後述するｐベース領域１１を形成するためのイオン注入工程とにより、活性領域１の第１の並列ｐｎ構造部３の濃度と非活性領域２の第２の並列ｐｎ構造部４の濃度とを変えることが可能となる。

ついで、ゲート絶縁膜１４とゲート電極１５を形成する。そして、たとえば１×１０¹⁴ｃｍ^-2程度のドーズ量でボロンイオンのイオン注入をおこない、ｐベース領域１１を形成する。このｐベース領域１１を形成するためのイオン注入や前述したリンイオン注入時のイオン種を活性化させるために必ず熱履歴が加わる。したがって、この熱履歴が加わることを利用して、非活性領域２の第２の並列ｐｎ構造部４の濃度と活性領域１の第１の並列ｐｎ構造部３の拡散を生じさせることにより、非活性領域２（耐圧構造部）と活性領域１との濃度の違いを作り出すことが可能となる。ここまでの状態が図２８に示されている。つづいて、ｎ⁺ソース領域１２、ｐ⁺コンタクト領域１３、層間絶縁膜１６およびソース電極１７などを形成する。このように、通常の表面ＭＯＳ構造を形成するプロセスを経て、素子表面構造部１０を形成する。そして、図２９に示すように、ドレイン電極１９を形成する。

本発明者が上述したプロセスで実際に半導体素子を作製したところ、非活性領域２の第２の並列ｐｎ構造部４に関して、ｐ型半導体領域４２の表面側での濃度は約５×１０¹⁵ｃｍ^-3であり、ｎ型半導体領域４１の表面側での濃度は約１×１０¹⁵ｃｍ^-3であった。また、活性領域１の第１の並列ｐｎ構造部３に関して、ｎ型半導体領域３１およびｐ型半導体領域３２の濃度は、ｐベース領域１１とその領域間のｎ⁺半導体領域３３が形成されている深さを除くすべての深さにわたって約４．５×１０¹⁵ｃｍ^-3であった。ｐベース領域１１の濃度は２×１０¹⁷ｃｍ^-3程度であり、ｎ⁺半導体領域３３の濃度は１×１０¹⁶ｃｍ^-3程度であった。

上述した実施の形態１０によれば、通常のＭＯＳ製造プロセスにおけるイオン注入工程によって、活性領域１の第１の並列ｐｎ構造部３の濃度と非活性領域２の第２の並列ｐｎ構造部４の濃度とを異ならせることができるので、第１および第２の並列ｐｎ構造部３，４を形成した直後にそれら並列ｐｎ構造部３，４の濃度を異ならせるための追加のイオン注入をおこなわずに済む。つまり、追加のイオン注入工程をおこなうことなく、非活性領域２の第２の並列ｐｎ構造部４においてｐ型半導体領域４２濃度をｎ型半導体領域４１の濃度よりも高くすることができる。したがって、コストダウンが可能となる。また、非活性領域２では、第２の並列ｐｎ構造部４の表面側での空乏層が広がりやすくなるため、安定した耐圧の確保が可能となる。また、ｎエピタキシャル成長層６１とｎ^-エピタキシャル成長層６２をエピタキシャル成長させる際には、チャンバー内に供給するドーパントの濃度を変更するだけでよいので、コストの増加を招くことなく、そのエピタキシャル成長をおこなうことができる。

実施の形態１１．
図３０〜図３１は、本発明の実施の形態１１にかかる半導体素子の製造プロセスの主要な段階における素子の構成を示す断面図である。ｎ型低抵抗半導体基板を用意し、その上にｎエピタキシャル成長層６１を形成する工程（図２０）から、ミラー研磨をおこなう工程（図２５）までは、実施の形態１０で説明した製造プロセスと同じであるので、ここでは説明を省略する。

上述したミラー研磨の後、図３０に示すように、ｎエピタキシャル成長層６１およびｎ^-エピタキシャル成長層６２よりなるｎ型半導体領域３１，４１と、ｐエピタキシャル成長層６５よりなるｐ型半導体領域３２，４２とが繰り返し配列されてなる並列ｐｎ構造部３，４の表面に約５００オングストロームの厚さの酸化膜５１を形成する。さらに、その酸化膜５１の上にレジスト５２を塗布し、フォトリソグラフィーによりレジスト５２に選択的にボロンのイオン注入領域の窓を開口する。実施の形態１１では、第１の並列ｐｎ構造部３上と、第２の並列ｐｎ構造部４のｎ型半導体領域４１上にはレジスト５２が残っている。

この状態でｐ型となるドーパントのイオン注入をおこなう。特に限定しないが、たとえば１×１０¹²ｃｍ^-2程度のドーズ量でボロンイオンのイオン注入をおこなう。このときの加速電圧は、たとえば約４５ｋｅＶである。このイオン注入では、第２の並列ｐｎ構造部４のｎ型半導体領域４１には、レジスト５２があるため、ボロンイオンが注入されない。ついで、レジスト５２を灰化し、酸化膜５１を除去する。

その後、実施の形態１０と同様に、通常の表面ＭＯＳ構造を形成するプロセスを経て、図３１に示すように、素子表面構造部１０を形成する。そして、ドレイン電極１９を形成する。実施の形態１１のように素子表面構造部１０を形成する前にｐ型となるドーパントのイオン注入をおこなうことによって、図３１に示すように、耐圧構造部である非活性領域２の第２の並列ｐｎ構造部４において、ｐ型半導体領域４２の表面部分がｐ⁺半導体領域６６となる。そして、このｐ⁺半導体領域６６が、ｎ型半導体領域４１の表面部分のｎ^-エピタキシャル成長層６２側にも広がる。

上述した実施の形態１１によれば、耐圧構造部である非活性領域２において、第２の並列ｐｎ構造部４のｎ型半導体領域４１の表面濃度を低くすることができるのに加えて、第２の並列ｐｎ構造部４のｐ型半導体領域４２の表面濃度を高くすることができるので、耐圧構造部において第２の並列ｐｎ構造部４の空乏層が実施の形態１０よりもさらに広がりやすくなる。したがって、より一層、安定した耐圧の確保が可能となる。

以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、活性領域にＭＯＳＦＥＴ以外の半導体素子、たとえばＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等を形成してもよい。また、上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、シリコン半導体に限らず、たとえばＳｉＣなどの化合物半導体にも適用可能である。

以上のように、本発明にかかる半導体素子およびその製造方法は、高耐圧化と大電流容量化が両立する縦型パワー半導体素子に有用であり、特に、ＭＯＳＦＥＴ、ＩＧＢＴおよびバイポーラトンラジスタ等のパワー半導体素子に適している。

本発明の実施の形態１にかかる半導体素子の要部の構成を示す断面図である。本発明の実施の形態２にかかる半導体素子の要部の構成を示す断面図である。本発明の実施の形態２にかかる半導体素子の表面構造を取り除いた断面図である。本発明の実施の形態２にかかる半導体素子の並列ｐｎ構造部の不純物濃度分布を示す図である。本発明の実施の形態２にかかる半導体素子の並列ｐｎ構造部の不純物濃度分布を示す図である。本発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態２にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態３にかかる半導体素子の並列ｐｎ構造部の不純物濃度分布を示す図である。本発明の実施の形態３にかかる半導体素子の並列ｐｎ構造部の不純物濃度分布を示す図である。本発明の実施の形態３にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態４にかかる半導体素子の並列ｐｎ構造部の不純物濃度分布を示す図である。本発明の実施の形態４にかかる半導体素子の並列ｐｎ構造部の不純物濃度分布を示す図である。本発明の実施の形態４にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態５にかかる半導体素子の要部の構成を示す断面図である。本発明の実施の形態６にかかる半導体素子の要部の構成を示す断面図である。本発明の実施の形態７にかかる半導体素子の要部の構成を示す断面図である。本発明の実施の形態８にかかる半導体素子の要部の構成を示す断面図である。本発明の実施の形態９にかかる半導体素子の要部の構成を示す断面図である。本発明の実施の形態１０にかかる半導体素子の要部の構成を示す断面図である。本発明の実施の形態１０にかかる半導体素子の表面構造を取り除いた断面図である。本発明の実施の形態１０にかかる半導体素子の並列ｐｎ構造部の不純物濃度分布を示す図である。本発明の実施の形態１０にかかる半導体素子の並列ｐｎ構造部の不純物濃度分布を示す図である。本発明の実施の形態１０にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態１０にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態１０にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態１０にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態１０にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態１０にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態１０にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態１０にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態１０にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態１０にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態１１にかかる半導体素子の製造途中の構成を示す断面図である。本発明の実施の形態１１にかかる半導体素子の製造途中の構成を示す断面図である。

符号の説明

１活性領域
２非活性領域
３第１の並列ｐｎ構造部
４第２の並列ｐｎ構造部
１０素子表面構造部
１７第１の電極（ソース電極）
１８低抵抗層（ｎ⁺ドレイン層）
１９第２の電極（ドレイン電極）
３１，４１，４３第１導電型半導体領域（ｎ型半導体領域）
３２，４２，４４第２導電型半導体領域（ｐ型半導体領域）
６１第１導電型エピタキシャル成長層（ｎエピタキシャル成長層）
６２第１導電型エピタキシャル成長層（ｎ^-エピタキシャル成長層）
６４トレンチ
６５第２導電型エピタキシャル成長層（ｐエピタキシャル成長層）

Claims

活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子において、
前記第２の並列ｐｎ構造部の一部または全部におけるｐｎ繰り返しピッチは、前記第１の主面側で前記第１の並列ｐｎ構造のｐｎ繰り返しピッチよりも小さい部分と、前記第２の主面側で前記第１の並列ｐｎ構造のｐｎ繰り返しピッチと同じ部分とを有することを特徴とする半導体素子。
前記第２の並列ｐｎ構造部の、ｐｎ繰り返しピッチが前記第１の並列ｐｎ構造部のｐｎ繰り返しピッチよりも小さい部分の第２導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度よりも高いことを特徴とする請求項１に記載の半導体素子。
前記第２の並列ｐｎ構造部の、ｐｎ繰り返しピッチが前記第１の並列ｐｎ構造部のｐｎ繰り返しピッチよりも小さい部分の第１導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度よりも低いことを特徴とする請求項１に記載の半導体素子。
前記第２の並列ｐｎ構造部の、ｐｎ繰り返しピッチが前記第１の並列ｐｎ構造部のｐｎ繰り返しピッチよりも小さい部分の第２導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度よりも高く、かつ前記第２の並列ｐｎ構造部の、ｐｎ繰り返しピッチが前記第１の並列ｐｎ構造部のｐｎ繰り返しピッチよりも小さい部分の第１導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度よりも低いことを特徴とする請求項１に記載の半導体素子。
活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子において、
前記第２の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度よりも第１の主面側で高いことを特徴とする半導体素子。
活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子において、
前記第２の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度よりも第１の主面側で低いことを特徴とする半導体素子。
活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子において、
前記第２の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第２導電型半導体領域の不純物濃度よりも第１の主面側で高く、かつ前記第２の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度は、前記第１の並列ｐｎ構造部の第１導電型半導体領域の不純物濃度よりも第１の主面側で低いことを特徴とする半導体素子。
活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子を製造するにあたって、
前記低抵抗層上に第１導電型エピタキシャル成長層を成長させる工程と、
前記エピタキシャル成長層に、前記低抵抗層に達する複数のトレンチを所定の間隔おきに形成する工程と、
前記トレンチ内に第２導電型の半導体をエピタキシャル成長させて該トレンチ内を第２導電型エピタキシャル成長層で埋め込む工程と、
前記第１導電型エピタキシャル成長層と前記第２導電型エピタキシャル成長層との繰り返し構造よりなる第１の並列ｐｎ構造部および第２の並列ｐｎ構造部の表面を研磨して平坦にする工程と、
平坦になった前記第２の並列ｐｎ構造部の前記第２導電型エピタキシャル成長層の表面層にのみ選択的に第２導電型の不純物をイオン注入する工程と、
を含むことを特徴とする半導体素子の製造方法。
活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子を製造するにあたって、
前記低抵抗層上に第１導電型エピタキシャル成長層を成長させる工程と、
前記エピタキシャル成長層に、前記低抵抗層に達する複数のトレンチを所定の間隔おきに形成する工程と、
前記トレンチ内に第２導電型の半導体をエピタキシャル成長させて該トレンチ内を第２導電型エピタキシャル成長層で埋め込む工程と、
前記第１導電型エピタキシャル成長層と前記第２導電型エピタキシャル成長層との繰り返し構造よりなる第１の並列ｐｎ構造部および第２の並列ｐｎ構造部の表面を研磨して平坦にする工程と、
平坦になった前記第２の並列ｐｎ構造部の前記第１導電型エピタキシャル成長層の表面層にのみ選択的に第２導電型の不純物をイオン注入する工程と、
を含むことを特徴とする半導体素子の製造方法。
活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子を製造するにあたって、
前記低抵抗層上に第１導電型エピタキシャル成長層を成長させる工程と、
前記エピタキシャル成長層に、前記低抵抗層に達する複数のトレンチを所定の間隔おきに形成する工程と、
前記トレンチ内に第２導電型の半導体をエピタキシャル成長させて該トレンチ内を第２導電型エピタキシャル成長層で埋め込む工程と、
前記第１導電型エピタキシャル成長層と前記第２導電型エピタキシャル成長層との繰り返し構造よりなる第１の並列ｐｎ構造部および第２の並列ｐｎ構造部の表面を研磨して平坦にする工程と、
平坦になった前記第２の並列ｐｎ構造部の表面層全体に第２導電型の不純物をイオン注入する工程と、
を含むことを特徴とする半導体素子の製造方法。
活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子を製造するにあたって、
前記低抵抗層上に第１導電型エピタキシャル成長層を、前記第１の主面側において不純物濃度が低くなるように成長させる工程と、
前記エピタキシャル成長層に、前記低抵抗層に達する複数のトレンチを所定の間隔おきに形成する工程と、
前記トレンチ内に第２導電型の半導体をエピタキシャル成長させて該トレンチ内を第２導電型エピタキシャル成長層で埋め込む工程と、
前記第１導電型エピタキシャル成長層と前記第２導電型エピタキシャル成長層との繰り返し構造よりなる第１の並列ｐｎ構造部および第２の並列ｐｎ構造部の表面を研磨して平坦にする工程と、
を含むことを特徴とする半導体素子の製造方法。
活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第１の主面側に設けられた素子表面構造部に電気的に接続する第１の電極と、前記活性領域および前記非活性領域にわたって第２の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第２の電極と、前記活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第１の並列ｐｎ構造部と、前記非活性領域において前記低抵抗層と前記第１の主面との間で第１導電型半導体領域および第２導電型半導体領域が交互に繰り返し接合されてなる第２の並列ｐｎ構造部と、を有する半導体素子を製造するにあたって、
前記低抵抗層上に第１導電型エピタキシャル成長層を、前記第１の主面側において不純物濃度が低くなるように成長させる工程と、
前記エピタキシャル成長層に、前記低抵抗層に達する複数のトレンチを所定の間隔おきに形成する工程と、
前記トレンチ内に第２導電型の半導体をエピタキシャル成長させて該トレンチ内を第２導電型エピタキシャル成長層で埋め込む工程と、
前記第１導電型エピタキシャル成長層と前記第２導電型エピタキシャル成長層との繰り返し構造よりなる第１の並列ｐｎ構造部および第２の並列ｐｎ構造部の表面を研磨して平坦にする工程と、
平坦になった前記第２の並列ｐｎ構造部の前記第２導電型エピタキシャル成長層の表面層にのみ選択的に第２導電型の不純物をイオン注入する工程と、
を含むことを特徴とする半導体素子の製造方法。
前記第１導電型エピタキシャル成長層の不純物濃度の低い部分の厚さが、前記第１の並列ｐｎ構造部および前記第２の並列ｐｎ構造部の表面を研磨して平坦にする際の研磨厚さよりも厚くなるように、前記低抵抗層上に前記第１導電型エピタキシャル成長層を成長させることを特徴とする請求項１１または１２に記載の半導体素子の製造方法。