CN116314252B - Vdmos器件及提升sic vdmos器件的击穿电压的方法 - Google Patents
Vdmos器件及提升sic vdmos器件的击穿电压的方法 Download PDFInfo
- Publication number
- CN116314252B CN116314252B CN202211464020.5A CN202211464020A CN116314252B CN 116314252 B CN116314252 B CN 116314252B CN 202211464020 A CN202211464020 A CN 202211464020A CN 116314252 B CN116314252 B CN 116314252B
- Authority
- CN
- China
- Prior art keywords
- sic
- vdmos device
- breakdown voltage
- crystal form
- sic wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015556 catabolic process Effects 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000013078 crystal Substances 0.000 claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 claims abstract description 6
- 238000012545 processing Methods 0.000 claims abstract description 6
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 6
- 230000008439 repair process Effects 0.000 claims description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种VDMOS器件及提升SiC VDMOS器件的击穿电压的方法。所述提升SiC VDMOS器件的击穿电压的方法包括：将SiC晶片的第一部分的晶型由第一晶型转变为第二晶型，并以所述SiC晶片的第一部分作为SiC VDMOS器件的终端区；以所述SiC晶片的第二部分作为SiC VDMOS器件的功能区，并在所述SiC晶片的第二部分加工形成SiC VDMOS器件的外延结构，以及，制作与所述外延结构相匹配的源极、漏极和栅极，其中，所述第一部分环绕所述第二部分设置。基由本发明提供的一种提升SiC VDMOS器件的击穿电压的方法获得的SiC VDMOS器件，在相同击穿电压下，可以减少终端区的尺寸，从而减小芯片的面积。
Description
技术领域
本发明特别涉及一种VDMOS器件及提升SiC VDMOS器件的击穿电压的方法，属于半导体功率器件技术领域。
背景技术
SiC器件作为三代半导体的重要组成部分，其的研究在最近数十年取得了巨大的发展，但随着电动汽车的发展，对于电动汽车充电电压有进一步增加的需求，大的电压下，可以更快速的充满电池，这对于电动汽车的发展和推广至关重要。
当前工业生产上SiC器件的终端，通常采用在终端加上ring环，提高器件的终端击穿电压。但这样增加了器件的面积，使得材料的利用率降低；且未来使用电压有上升的趋势，为了增加器件的可靠性，这也促使进一步提高SiC器件终端的击穿电压。
发明内容
本发明的主要目的在于提供一种VDMOS器件及提升SiC VDMOS器件的击穿电压的方法，从而克服现有技术中的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明一方面提供了一种提升SiC VDMOS器件的击穿电压的方法，包括：
将SiC晶片的第一部分的晶型由第一晶型转变为第二晶型，并以所述SiC晶片的第一部分作为SiC VDMOS器件的终端区；
以所述SiC晶片的第二部分作为SiC VDMOS器件的功能区，并在所述SiC晶片的第二部分加工形成SiC VDMOS器件的外延结构，以及，制作与所述外延结构相匹配的源极、漏极和栅极，其中，所述第一部分环绕所述第二部分设置。
本发明另一方面还提供了由所述的提升SiC VDMOS器件的击穿电压的方法获得的SiC VDMOS器件。
与现有技术相比，本发明的优点包括：
1)相比于传统的SiC VDMOS器件，基由本发明提供的一种提升SiC VDMOS器件的击穿电压的方法获得的SiC VDMOS器件，在尺寸不变的情况下，可以增强终端区的击穿电压；
2)基由本发明提供的一种提升SiC VDMOS器件的击穿电压的方法获得的SiCVDMOS器件，在相同击穿电压下，可以减少终端区的尺寸，从而减小芯片的面积。
附图说明
图1是本发明一典型实施例中提供的一种改变SiC晶型的方法流程示意图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
本案发明人研究发现，由于SiC存在各种晶型，且各种晶型的SiC的电学性能存在较大差异，本发明通过在不同的温度下处理，可以得到不同的SiC晶型，且在2000℃以上的高温可以使得4H晶型的SiC转化为6H晶型的SiC。
本发明在高温的环境中，通过高能量和高剂量的粒子轰击，在一定的区域和时间内产生大量热，使得SiC的温度达到2000℃以上，从而将SiC由4H晶型转化为6H晶型，由于注入机可以很好的控制粒子的能力和剂量，因此可以很好的控制SiC内晶型转变的深度。
本发明将4H晶型的SiC的局部转变为6H的SiC，在相同尺寸下6H晶型的SiC具有更高的电阻，因此在相同SiC VDMOS器件尺寸下，6H晶型的SiC可以提升SiC VDMOS器件的击穿电压，且在相同击穿电压下，可以减少终端区的面积，从而使得单位面积的SiC晶片可以获得更多的器件。
本发明一方面提供了一种提升SiC VDMOS器件的击穿电压的方法，包括：
将SiC晶片的第一部分的晶型由第一晶型转变为第二晶型，并以所述SiC晶片的第一部分作为SiC VDMOS器件的终端区；
以所述SiC晶片的第二部分作为SiC VDMOS器件的功能区，并在所述SiC晶片的第二部分加工形成SiC VDMOS器件的外延结构，以及，制作与所述外延结构相匹配的源极、漏极和栅极，其中，所述第一部分环绕所述第二部分设置。
进一步的，所述第一晶型为4H晶型，第二晶型为6H晶型。
进一步的，所述提升SiC VDMOS器件的击穿电压的方法包括：在所述SiC晶片的第二部分覆设掩膜，并向所述SiC晶片的第一部分内注入惰性原子，以使SiC晶片的第一部分的温度被加热到2000℃以上，从而将SiC晶片的第一部分的晶型由4H晶型转变为6H晶型。
进一步的，向SiC晶片内注入惰性原子的注入能量为200-800KeV，注入剂量为1E15-8E15。
进一步的，所述提升SiC VDMOS器件的击穿电压的方法具体包括：于500-1000℃条件下向SiC晶片内注入惰性原子。
进一步的，所述提升SiC VDMOS器件的击穿电压的方法具体包括：在向SiC晶片内注入惰性原子时，使惰性原子的注入方向与SiC晶片的第一部分的表面倾斜设置。
进一步的，所述提升SiC VDMOS器件的击穿电压的方法具体包括：使惰性原子的注入方向与SiC晶片的第一部分的表面成60-85°的倾角，以增加惰性原子注入时与SiC晶片的有效碰撞，从而使SiC晶片的温度更高。
进一步的，所述提升SiC VDMOS器件的击穿电压的方法还包括：在向SiC晶片的第一部分内注入惰性原子之后，再对所述SiC晶片进行退火处理，以修复所述SiC晶片的晶格；
进一步的，所述退火处理的温度为600-800℃。
本发明另一方面还提供了由所述的提升SiC VDMOS器件的击穿电压的方法获得的SiC VDMOS器件，所述SiC VDMOS器件的终端区为第二晶型，功能区为第一晶型，所述终端区环绕功能区设置。
如下将结合具体实施案例对该技术方案、其实施过程及原理等作进一步的解释说明，除非特别说明的之外，本发明实施例中所采用的原子注入设备、退火设备以及外延生长设备等均可以是本领域技术人员已知的，在此不做特别的限定
实施例1
请参阅图1，一种提升SiC VDMOS器件的击穿电压的方法，包括如下步骤：
1)取清洗后的SiC晶片放到PECVD设备的反应室中，在SiC晶片表面的第二区域生长厚度为3um的SIO2掩膜层，且使SiC晶片表面的第一区域被暴露出来，其中，所述第一区域与在SiC晶片的第一部分相对应，第二区域与第二部分相对应，所述第一部分环绕第二部分设置，所述第一区域环绕第二区域设置。
2)取覆设SIO2掩膜层的SiC晶片放到注入设备的注入腔室中，将注入腔室的温度设置在500-1000℃，自SiC晶片表面的第一区域向所述SiC晶片的第一部分注入惰性原子(AR、HE等)，且使惰性原子的注入方向与SiC晶片表面的第一区域所在的平面方向成60-85°的倾角，控制惰性原子的注入能量为200-800KeV，注入剂量为1E15-8E15，以使SiC晶片内部与第一区域对应的第一部分的温度升高至2000℃以上，从而将SiC晶片的第一部分的晶型由4H晶型转变为6H晶型，而SiC晶片被掩膜覆盖的第二部分的晶型保持4H晶型；
3)对所述SiC晶片进行退火处理，以修复所述SiC晶片的晶格，退火处理的温度为600-800℃；
4)以经过退火处理后的SiC晶片的第一部分作为终端区，以第二部分作为功能区(或称之为器件区)，并在所述第二部分内加工形成外延结构，以及，制作与所述外延结构相匹配的源极、漏极和栅极，从而获得如图2所示的SiC VDMOS器件。
对比例1
对比例1与实施例1的区别在于：对比例1略去了步骤1)-步骤3)，直接以4H晶型的SiC晶片制作形成外延结构。
通过测试发现，本发明提供的SiC VDMOS器件的制备方法，在尺寸不变的情况下，可以增强终端区的击穿电压；在相同击穿电压下，可以减少终端区的尺寸，从而减小芯片的面积。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
Claims (9)
1.一种提升SiC VDMOS器件的击穿电压的方法，其特征在于包括：
将SiC晶片的第一部分的晶型由第一晶型转变为第二晶型，并以所述SiC晶片的第一部分作为SiC VDMOS器件的终端区，所述第一晶型为4H晶型，第二晶型为6H晶型；
以所述SiC晶片的第二部分作为SiC VDMOS器件的功能区，并在所述SiC晶片的第二部分加工形成SiC VDMOS器件的外延结构，以及，制作与所述外延结构相匹配的源极、漏极和栅极，其中，所述第一部分环绕所述第二部分设置。
2.根据权利要求1所述提升SiC VDMOS器件的击穿电压的方法，其特征在于，包括：在所述SiC晶片的第二部分覆设掩膜，并向所述SiC晶片的第一部分内注入惰性原子，以使SiC晶片的第一部分的温度被加热到2000℃以上，从而将SiC晶片的第一部分的晶型由4H晶型转变为6H晶型。
3.根据权利要求2所述提升SiC VDMOS器件的击穿电压的方法，其特征在于向SiC晶片内注入惰性原子的注入能量为200-800KeV，注入剂量为1E15-8E15。
4.根据权利要求2或3所述提升SiC VDMOS器件的击穿电压的方法，其特征在于，具体包括：于500-1000℃条件下向SiC晶片内注入惰性原子。
5.根据权利要求2所述提升SiC VDMOS器件的击穿电压的方法，其特征在于，具体包括：在向SiC晶片内注入惰性原子时，使惰性原子的注入方向与SiC晶片的第一部分的表面倾斜设置。
6.根据权利要求5所述提升SiC VDMOS器件的击穿电压的方法，其特征在于，具体包括：使惰性原子的注入方向与SiC晶片的第一部分的表面成60-85°的倾角。
7.根据权利要求2所述提升SiC VDMOS器件的击穿电压的方法，其特征在于，还包括：在向SiC晶片的第一部分内注入惰性原子之后，再对所述SiC晶片进行退火处理，以修复所述SiC晶片的晶格。
8.根据权利要求7所述提升SiC VDMOS器件的击穿电压的方法，其特征在于：所述退火处理的温度为600-800℃。
9.由权利要求1-8中任一项所述的提升SiC VDMOS器件的击穿电压的方法获得的SiCVDMOS器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211464020.5A CN116314252B (zh) | 2022-11-23 | 2022-11-23 | Vdmos器件及提升sic vdmos器件的击穿电压的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211464020.5A CN116314252B (zh) | 2022-11-23 | 2022-11-23 | Vdmos器件及提升sic vdmos器件的击穿电压的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116314252A CN116314252A (zh) | 2023-06-23 |
| CN116314252B true CN116314252B (zh) | 2023-11-07 |
Family
ID=86827497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211464020.5A Active CN116314252B (zh) | 2022-11-23 | 2022-11-23 | Vdmos器件及提升sic vdmos器件的击穿电压的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116314252B (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1044737A (zh) * | 1988-12-14 | 1990-08-15 | 克里研究公司 | 碳化硅超快速高温整流二极管 |
| DE19705516A1 (de) * | 1997-02-13 | 1998-08-20 | Siemens Ag | Erzeugnis aus Siliziumcarbid und Verfahren zu seiner Herstellung |
| JPH11121744A (ja) * | 1997-10-16 | 1999-04-30 | Denso Corp | 半導体装置及びその製造方法 |
| JP2001085687A (ja) * | 1999-09-14 | 2001-03-30 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| KR20190140628A (ko) * | 2018-06-12 | 2019-12-20 | 삼성전자주식회사 | 플라즈마 처리 장치 |
| CN113517356A (zh) * | 2021-05-21 | 2021-10-19 | 浙江芯国半导体有限公司 | 基于台阶状P型CBN与SiC混合结构的4H-SiC二极管及制备方法 |
| CN113555448A (zh) * | 2021-06-09 | 2021-10-26 | 浙江芯国半导体有限公司 | 一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法 |
| CN114823303A (zh) * | 2022-04-27 | 2022-07-29 | 无锡先为科技有限公司 | 半导体器件及其制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008120469A1 (ja) * | 2007-03-29 | 2008-10-09 | Panasonic Corporation | 炭化珪素半導体素子の製造方法 |
| JP5439215B2 (ja) * | 2010-02-10 | 2014-03-12 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| JP5777455B2 (ja) * | 2011-09-08 | 2015-09-09 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| JP5995347B2 (ja) * | 2012-03-16 | 2016-09-21 | 国立研究開発法人産業技術総合研究所 | ＳｉＣ半導体装置及びその製造方法 |
-
2022
- 2022-11-23 CN CN202211464020.5A patent/CN116314252B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1044737A (zh) * | 1988-12-14 | 1990-08-15 | 克里研究公司 | 碳化硅超快速高温整流二极管 |
| DE19705516A1 (de) * | 1997-02-13 | 1998-08-20 | Siemens Ag | Erzeugnis aus Siliziumcarbid und Verfahren zu seiner Herstellung |
| JPH11121744A (ja) * | 1997-10-16 | 1999-04-30 | Denso Corp | 半導体装置及びその製造方法 |
| JP2001085687A (ja) * | 1999-09-14 | 2001-03-30 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| KR20190140628A (ko) * | 2018-06-12 | 2019-12-20 | 삼성전자주식회사 | 플라즈마 처리 장치 |
| CN113517356A (zh) * | 2021-05-21 | 2021-10-19 | 浙江芯国半导体有限公司 | 基于台阶状P型CBN与SiC混合结构的4H-SiC二极管及制备方法 |
| CN113555448A (zh) * | 2021-06-09 | 2021-10-26 | 浙江芯国半导体有限公司 | 一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法 |
| CN114823303A (zh) * | 2022-04-27 | 2022-07-29 | 无锡先为科技有限公司 | 半导体器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116314252A (zh) | 2023-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5594336B2 (ja) | 半導体装置およびその製造方法 | |
| CN104904020B (zh) | 二极管、电力变换装置 | |
| CN105789290B (zh) | 一种沟槽栅igbt器件及其制造方法 | |
| CN103618006B (zh) | 一种快恢复二极管及其制造方法 | |
| CN101884106A (zh) | 半导体模块 | |
| CN110534559B (zh) | 一种碳化硅半导体器件终端及其制造方法 | |
| CN101383287A (zh) | 一种垂直双扩散金属氧化物半导体器件的制造方法 | |
| CN102693912A (zh) | 制作igbt器件的方法及其装置 | |
| CN103928309B (zh) | N沟道碳化硅绝缘栅双极型晶体管的制备方法 | |
| CN107946180B (zh) | 一种在碳化硅基片上快速生长氧化层的方法 | |
| CN103928320A (zh) | 沟槽栅碳化硅绝缘栅双极型晶体管的制备方法 | |
| CN114093765B (zh) | 一种提高碳化硅薄膜少子寿命的方法 | |
| CN110880451B (zh) | 一种用于SiC功率器件芯片的栅氧化层制造方法 | |
| CN107845580A (zh) | 一种vdmos器件及其制作方法 | |
| CN116314252B (zh) | Vdmos器件及提升sic vdmos器件的击穿电压的方法 | |
| CN103928321B (zh) | 碳化硅绝缘栅双极型晶体管的制备方法 | |
| CN103219236B (zh) | 集电区碳注入内透明集电极igbt制造技术 | |
| CN103489776B (zh) | 一种实现场截止型绝缘栅双极型晶体管的工艺方法 | |
| CN105206516B (zh) | 一种在半导体器件中形成场截止层的方法 | |
| CN103715074A (zh) | 采用质子辐照制备终端结构的方法 | |
| CN105609419B (zh) | 半导体器件及其制造方法 | |
| CN103489775A (zh) | 一种新型场截止型绝缘栅双极型晶体管的制造方法 | |
| CN109559992A (zh) | 一种低电阻抗辐照vdmos芯片的制造方法 | |
| CN111081756B (zh) | 一种优化米勒电容和导通压降的功率器件及制备方法 | |
| CN103928322B (zh) | 穿通型碳化硅绝缘栅双极型晶体管的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |