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JP5439215B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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JP5439215B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、ＳｉＣを材料とする半導体装置および半導体装置の製造方法に関する。
電力制御に用いられるパワー半導体装置には、動作時の電力損失が小さいことが必須の要件として求められる。具体的には、スイッチング制御時のＯＮ抵抗を低減することが重要であり、デバイス構造に起因する内部抵抗、および、金属電極と半導体との間のコンタクト抵抗を低減する技術が不可欠である。
禁制帯幅の広いワイドギャップ半導体である炭化珪素（ＳｉＣ）は、シリコンよりも強電界に耐えることから内部抵抗を低減することが可能である。このため、電力損失の少ないパワー半導体装置を実現できる材料として期待されている。一方、ワイドギャップ半導体であるが故に、金属電極との間のコンタクト抵抗を低減することが容易でないという課題を抱えており、これを解決するための技術が検討されている。
特許文献１には、ＳｉＣと金属電極との間に、シリコンの含有量が炭素よりも大きいＳｉＸＣ１−Ｘ層（Ｘ＞０．５）を設けることにより、オーミック抵抗を低減する技術が開示されている。しかしながら、パワー半導体装置に適用するためには、実施がさらに容易でデバイスの製造に適した技術が望ましい。
特開２０００−１０１０９９号公報
本発明の目的は、ＳｉＣと電極との間に低抵抗のコンタクトを形成できる半導体装置の製造方法と、それを用いたＯＮ抵抗の小さな半導体装置を提供することである。
本発明の一態様によれば、六方晶構造を有する第１導電型のＳｉＣ層と、前記ＳｉＣ層の表面に設けられた第２導電型のＳｉＣ領域と、前記第１半導体領域の表面に選択的に設けられた第１導電型の第２半導体領域と、前記第２半導体領域に隣接して、前記第１半導体領域の表面に選択的に設けられた第２導電型の第３半導体領域と、前記第２半導体領域に接する第１導電型の第１導電層と、前記第３半導体領域に接する第２導電型の第２導電層と、を備え、前記第２半導体領域および前記第３半導体領域のうちのＰ型の導電型を有する領域は、前記第１または第２導電層に接する部分に立方晶構造のＳｉＣを含む半導体装置が提供される。
また、本発明の別の一態様によれば、六方晶構造を有するＳｉＣ層の表面に設けられたＰ型ＳｉＣ領域の上に導電層を設ける工程と、前記Ｐ型ＳｉＣ領域と前記導電層とにＰ型不純物をイオン注入し、前記Ｐ型ＳｉＣ領域のうちの前記導電層に接する部分に注入ダメージを形成する工程と、前記Ｐ型ＳｉＣ領域と前記導電層とを熱処理して、前記導電層に注入された前記Ｐ型不純物を活性化し、前記Ｐ型ＳｉＣ領域のうちの前記導電層に接する部分に立方晶構造のＳｉＣを形成する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
本発明によれば、ＳｉＣと電極との間に低抵抗のコンタクトを形成できる半導体装置の製造方法と、それを用いたＯＮ抵抗の小さな半導体装置を実現することができる。
第１の実施形態に係る半導体装置の断面を示す模式図である。 第１の実施形態に係る半導体装置の製造工程を示す模式図である。 図２に続く製造工程を示す模式図である。 第２の実施形態に係る半導体装置の断面を示す模式図である。 第２の実施形態に係る半導体装置の製造工程を示す模式図である。 図５に続く製造工程を示す模式図である。 図６に続く製造工程を示す模式図である。 図７に続く製造工程を示す模式図である。 第３の実施形態に係る半導体装置の断面を示す模式図である。 第４の実施形態に係る半導体装置の断面を示す模式図である。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。また、特に説明しない限り、第１導電型をｎ型、第２導電型をｐ型として説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の断面を示す模式図である。本実施形態では、Ｎ型ＳｉＣ層に形成された、電力制御用のダイオード１を例として説明する。
図１に示すように、本実施例に係るダイオード１は、Ｎ型ＳｉＣ基板２の第１の主面に形成されたＮ型ＳｉＣ層３を備えている。Ｎ型ＳｉＣ層３は、六方晶の結晶構造を有し、例えば、４Ｈ−ＳｉＣと称される単結晶を用いることができる。ここで、第１の主面とは、図１に示されたＮ型ＳｉＣ基板２およびＮ型ＳｉＣ層３の、上側の主面を示すものとする。また、以下の図面についても同じである。
ＳｉＣは、結晶構造として立方晶または六方晶の形態を採ることができる半導体であり、結晶構造の違いにより３Ｃ−ＳｉＣおよび６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣの３種に区別される。３Ｃ−ＳｉＣは、立方晶構造のＳｉＣであり、６Ｈ−ＳｉＣおよび４Ｈ−ＳｉＣは、共に六方晶構造のＳｉＣである。また、３Ｃ−ＳｉＣよりも６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣの方が禁制帯幅が広く、パワーデバイスの材料として適していると考えられている。
図１の断面構造の中央に示す素子部２９において、Ｎ型ＳｉＣ層３の表面である第１の主面には、Ｐ型不純物がドープされたＰ型ＳｉＣ領域４とＰ型導電層６とが設けられている。Ｐ型導電層６には、例えば、Ｐ型不純物がドープされたポリシリコン層を用いることができる。また、Ｐ型導電層６がＰ型ＳｉＣ領域４の表面に接する部分と、Ｐ型導電層６がＮ型ＳｉＣ層３に接してＰＮ接合を形成する動作領域７と、が設けられている。
さらに、Ｐ型ＳｉＣ領域４のうちのＰ型導電層６に接する部分には、再結晶領域５が設けられている。再結晶領域５には、３Ｃ−ＳｉＣが含まれており、Ｐ型導電層６とＰ型ＳｉＣ領域４との間のコンタクト抵抗を低減する。
すなわち、３Ｃ−ＳｉＣの禁制帯幅は約２．２３ｅＶであり、六方晶である６Ｈ−ＳｉＣの約２．９３ｅＶ、４Ｈ−ＳｉＣの約３．２６ｅＶに比べて狭い。したがって、六方晶であるＰ型ＳｉＣ領域４とＰ型導電層６とを直に接触させるよりも、３Ｃ−ＳｉＣを介して接触させた方がコンタクト抵抗を低減することができる。
一方、素子部２９の周辺には、Ｐ型導電層６の両端に接してガードリング領域８が設けられている。さらに、ガードリング領域８の外側には、パッシべーション膜２７に接してＰ領域９が形成されている。ガードリング領域８およびＰ領域９は、動作領域７の周辺部の耐圧を向上させる。これにより、周辺部のエッジブレイクダウンを防ぐことができる。
本実施形態に係るダイオード１では、動作領域７に逆バイアスが印加されるＯＦＦモードにおいて、Ｐ型ＳｉＣ領域４とＮ型ＳｉＣ層３との間のＰＮ接合にも逆バイアスが印加され、Ｎ型ＳｉＣ層３に空乏層が広がる。これにより、ダイオード１の逆方向耐圧を向上させることができる。
一方、動作領域７が順方向にバイアスされるＯＮモードでは、アノード電極２１とカソード電極２２との間にＯＮ電流が流れる。この際、ＯＮ電流は、Ｐ型ＳｉＣ領域４とＮ型ＳｉＣ層３との間のＰＮ接合よりもビルトイン電圧が低いＰ型導電層６とＮ型ＳｉＣ層３との間のＰＮ接合が設けられた動作領域７を介して流れる。
さらに、ダイオード１がＯＮモードで動作している時に、サージ電圧が印加されると、動作領域７に加えて、Ｐ型ＳｉＣ領域４とＮ型ＳｉＣ層３との間のＰＮ接合にも電流が流れる。この際、Ｐ型ＳｉＣ領域４とＰ型導電層６との間に再結晶領域５を設けてコンタクト抵抗を低くしておくと、動作領域７に流れる過剰な電流を、Ｐ型ＳｉＣ領域４とＮ型ＳｉＣ層３との間のＰＮ接合を介してスムーズに分流させることができる。これにより、ダイオード１のＯＮモードにおけるサージ耐圧を向上させることができる。
次に、図２および図３を参照して本実施形態に係るダイオード１の製造工程を説明する。なお、図２および図３は、図１に示すダイオード１の断面構造の右半分を示す模式図である。
図２（ａ）は、Ｎ型ＳｉＣ層３の第１の主面にＰ型不純物をイオン注入して、Ｐ型ＳｉＣ領域４およびガードリング領域８、Ｐ領域９を形成する工程を模式的に示すＳｉＣウェーハ１０の部分断面図である。ＳｉＣウェーハ１０は、高濃度にドープされたＮ型の４Ｈ−ＳｉＣ基板２に、低濃度のＮ型ＳｉＣ層３をエピタキシャル成長したものである。また、Ｎ型ＳｉＣ層３も４Ｈ−ＳｉＣであり、六方晶構造を有する。
まず、Ｎ型ＳｉＣ層３の第１の主面に、例えば、ドライ酸化法を用いて約４０ｎｍの厚さの熱酸化膜を形成する。続いて、熱ＣＶＤ法を用いて厚さ２μｍのシリコン酸化膜３１（ＳｉＯ２膜）を形成する。さらに、フォトリソグラフィにより、ＳｉＯ２膜３１にイオン注入パターンを形成する。この際、Ｐ型不純物を注入する部分に薄膜３１ａを残して、ＲＩＥ（Reactive Ion Etching）によりＳｉＯ２膜を除去することができる。これにより、例えば、ＲＩＥプラズマによるＮ型ＳｉＣ層３の表面の損傷や、その後のプロセスにおける汚染を防ぐことができる。
次に、ＳｉＯ２膜３１を注入マスクとして、Ｐ型ＳｉＣ領域４およびガードリング領域８、Ｐ領域９を形成する領域に、Ｐ型不純物であるアルミニウム（Ａｌ）をイオン注入する。この際、注入ダメージを少なくするために、ＳｉＣウェーハ１０を５００℃に加熱することができる。
また、Ｎ型ＳｉＣ層３に注入されたＡｌは、ＳｉＣウェーハ１０を熱処理しても再分布せず、注入した位置に止まっている。したがって、Ｎ型ＳｉＣ層３の第１の主面にＰ型不純物の所望の分布を形成するために、例えば、表１に示すように、ドーズ量と注入エネルギーとを変えて多段のイオン注入を行ってもよい。
Figure 0005439215
次に、ＳｉＯ２膜３１をＢＨＦ（Buffered Hydrogen Fluoride）によるウェットエッチングで除去し、その後，Ａｒ雰囲気で１９００℃、５分の活性化アニールを行う。
続いて、Ｎ型ＳｉＣ層３の第１の主面に、ドライ酸化法を用いて熱酸化膜を約４０ｎｍ形成する。さらに、例えば、ＬＰ−ＣＶＤ法を用いてＳｉＯ２膜を堆積し、約１μｍのパッシべーション膜２７を形成する。
次に、図２（ｂ）に示すように、素子部２９のパッシべーション膜２７をウェットエッチングにより除去する。続いて、例えば、ＬＰ−ＣＶＤ法を用いてポリシリコン層３６を堆積する。これにより、Ｎ型ＳｉＣ層３の第１の主面に設けられたＰ型ＳｉＣ領域４とＮ型ＳｉＣ層３との上に、Ｐ型導電層６となるポリシリコン層３６を形成することができる。
さらに、図２（ｃ）に示すように、ポリシリコン層３６にＰ型不純物をイオン注入する。例えば、Ｐ型不純物としてボロン（Ｂ）を用いることができる。また、注入条件としてドーズ量を５×１０１４ｃｍ−２とし、注入エネルギーを２０ｋｅＶとすることができる。
また、ポリシリコン層３６は、堆積中にＰ型不純物をドープした導電性のポリシリコン層として形成することもできる。その場合には、図２（ｃ）に示すＰ型不純物のイオン注入を省くことができる。
次に、図３（ａ）に示すように、Ｐ型ＳｉＣ領域４とポリシリコン層３６とにＰ型不純物をイオン注入して、ポリシリコン層３６にＰ型不純物をドープし、Ｐ型ＳｉＣ領域４のうちのポリシリコン層３６に接する部分に注入ダメージを形成する。
まず、Ｐ型不純物を選択的に注入するための注入マスク４１を形成する。注入マスクには、例えば、フォトレジストを用いることができる。図３（ａ）中に示すように、フォトリソグラフィによりＰ型ＳｉＣ領域４の上方のフォトレジスト４１に開口を設ける。
次に、Ｐ型不純物としてＢを選択し、例えば、ドーズ量３×１０１５ｃｍ−２、注入エネルギー３００ｋｅＶの条件でイオン注入する。この際、ＳｉＣウェーハを室温に保持してＰ型ＳｉＣ領域４の表面部分にダメージ領域３７を形成し、例えば、結晶をアモルファス化することができる。注入エネルギーは、ポリシリコン層３６の厚さを考慮し、Ｐ型ＳｉＣ領域４の表面層にダメージ領域３７が形成されるように設定することができる。
次に，図３（ｂ）に示すように、ポリシリコン層３６をドライエッチングにより選択的に除去し、素子部２９およびその外周部のみに残す。
続いて、Ｐ型ＳｉＣ領域４とポリシリコン層３６とを熱処理して、ポリシリコン層３６に注入されたＰ型不純物を活性化するとともに、Ｐ型ＳｉＣ領域４の表面部分に形成されたダメージ領域３７のアモルファス層を再結晶させて、３Ｃ−ＳｉＣを含む再結晶領域５を形成する。
例えば、ＳｉＣウェーハ１０をフォーミングガス雰囲気で９００℃、１０分間、熱処理することにより、Ｐ型ＳｉＣ領域４とポリシリコン層３６とを熱処理することができる。これにより、ポリシリコン層３６中のＰ型不純物であるＢが活性化し、Ｐ型導電層６が形成される。また、ｐ型ＳｉＣ領域４とＰ型導電層６との間に形成された３Ｃ−ＳｉＣを含む再結晶領域５と、Ｐ型導電層６と、の間で低抵抗のコンタクトが形成される。
次に，Ｐ型導電層６の表面にアノード電極２１を形成する。アノード電極２１には、例えば、金属アルミニウムを用いることができる。図３（ｂ）中に示すように、Ｐ型導電層６の上に金属アルミニウムのアノード電極２１を形成した後、フォーミングガス雰囲気で４５０℃、１０分間のアニールを行うことにより、Ｐ型導電層６とアノード電極２１との間にオーミックコンタクトを形成することができる。
また、素子部２９を除く外側の表面に、感光性のポリイミド膜を用いて表面保護膜２８を形成する。さらに、Ｎ型ＳｉＣ基板２の第２の主面にカソード電極２２を形成して、ダイオード１を完成する。
本実施形態に係るダイオード１の製造方法では、４Ｈ−ＳｉＣ構造のＰ型ＳｉＣ領域４に接してポリシリコン層３６を形成した後に、Ｐ型不純物をイオン注入してダメージ領域３７を形成し、熱処理を実施するだけでＰ型導電層６とＰ型ＳｉＣ領域４との間に低抵抗のコンタクトを形成できる。
また、ダメージ領域３７を再結晶させて３Ｃ−ＳｉＣを形成する熱処理は、１０００℃以下の温度で実施することができる。これにより、Ｐ型導電層６とＮ型ＳｉＣ層３との界面に形成されるＰＮ接合を劣化させることなく、Ｐ型導電層６とＰ型ＳｉＣ領域４との間に低抵抗のコンタクトを形成することが可能である。また、素子部２９の外側のＮ型ＳｉＣ層３とパッシべーション膜２７との界面を劣化させることがないので、周辺部の耐圧低下やリーク電流の増加を生じさせることもない。
すなわち、本実施形態に係る半導体装置の製造方法は容易に実施することができ、例えば、ダイオード１の製造に適した方法である。
本実施形態では、Ｐ型導電層としてポリシリコンを用いる例を示したが、これに限定される訳ではない。例えば、単結晶シリコン層やＧａＡｓなどの化合物半導体を用いることもできる。また、後述する実施形態においても同様である。
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の断面を示す模式図である。本実施形態では、Ｎ型ＳｉＣ層３に形成されたパワーＭＯＳＦＥＴ２０を例として説明する。また、図４は、パワーＭＯＳＦＥＴ２０のユニットセルの断面を模式的に示している。
パワーＭＯＳＦＥＴ２０は、図４に示すように、六方晶構造を有するＮ型ＳｉＣ層３の表面である第１の主面に設けられた第１半導体領域であるＰ型ベース領域１１と、Ｐ型ベース領域１１の表面に選択的に設けられた第２半導体領域であるＮ型ソース領域１２と、Ｎ型ソース領域１２に隣接して、Ｐ型ベース領域１１の表面に選択的に設けられた第３半導体領域であるＰ型コンタクト領域１３と、を備えている。
また、図４中に示すように、Ｐ型ベース領域１１の上には、ゲート酸化膜１４を介してゲート電極１８が設けられている。また、ゲート電極１８の表面には、ゲート配線２４が接続されている。
Ｎ型ソース領域１２およびＰ型コンタクト領域１３の上には、それぞれ第１の導電層であるＮ型導電層１６および第２の導電層であるＰ型導電層１７が設けられている。Ｐ型コンタクト領域１３のうちのＰ型導電層１７に接する部分には、３Ｃ−ＳｉＣを含む再結晶領域５が形成されている。
さらに、Ｎ型導電層１６およびＰ型導電層１７の上には、ソース配線２３が設けられている。また、Ｎ型ＳｉＣ基板２の第２の主面には、ドレイン電極１９が設けられている。
本実施形態に係るパワーＭＯＳ−ＦＥＴ２０では、Ｎ型ソース領域１２およびＰ型コンタクト領域１３に対して、それぞれＮ型導電層１６およびＰ型導電層１７を接触させた構成として、コンタクト抵抗の低減を図っている。さらに、Ｐ型コンタクト領域１３の表面には、３Ｃ−ＳｉＣを含む再結晶領域５を形成して、Ｐ型コンタクトの低減を図っている。
また、Ｎ型導電層１６およびＰ型導電層１７には、例えば、ポリシリコンまたは単結晶シリコン、化合物半導体など、再結晶領域５を形成する際の熱処理温度で相互に反応しない材料を用いることができる。
一方、Ｎ型ＳｉＣおよびＰ型ＳｉＣのそれぞれに適した、例えば、ニッケル（Ｎｉ）などの金属材料をＮ型導電層１６またはＰ型導電層１７に用いることもできる。しかしながら、金属材料を用いる場合には、相互に反応しないように隔離して設ける必要がある。これに対し、上記のようにポリシリコンなど相互に反応しない材料を用いる場合には、Ｎ型導電層１６およびＰ型導電層１７を接触させて設けることが可能であり、電極を縮小して微細化する際に有利となる。
図５〜図８は、本実施形態に係るパワーＭＯＳＦＥＴ２０の製造工程を示すＳｉＣウェーハ５０の部分断面図である。なお、図５〜図８の各図は、図４に示すパワーＭＯＳＦＥＴ２０の断面構造の右半分を示す。
図５（ａ）は、Ｎ型ＳｉＣ層３の第１の主面にＰ型不純物をイオン注入して、Ｐ型ベース領域１１を形成する工程を模式的に示す断面図である。Ｎ型ＳｉＣ層３は、例えば、４Ｈ−ＳｉＣであり六方晶構造を有する。
まず、Ｎ型ＳｉＣ層３の第１の主面に、例えば、厚さ２μｍのＳｉＯ２膜３１を用いて注入マスクを形成する。この際、Ｐ型不純物をイオン注入する領域に薄膜３１ａを残す。
次に、Ｐ型ベース領域１１を形成する領域にＰ型不純物であるアルミニウム（Ａｌ）をイオン注入する。この際、ＳｉＣウェーハ５０を５００℃に加熱することができる。また、表１に示す注入条件にしたがって、多段のイオン注入を実施しても良い。
次に、ＳｉＯ２膜３１をＢＨＦによるウェットエッチングにより除去し、再度、注入マスクとなる厚さ１μｍのＳｉＯ２膜３２を形成する。続いて、図５（ｂ）に示すように、Ｎ型ソース領域１２を形成する部分に開口を形成したＳｉＯ２膜３２を注入マスクとして、Ｎ型不純物をイオン注入する。Ｎ型不純物としては、例えば、リン（Ｐ）を用いることができる。また、イオン注入は多段注入とし、表２に示す注入条件にしたがって実施しても良い。この際、ＳｉＣウェーハ５０を５００℃に加熱した高温注入とすることができる。
Figure 0005439215
次に、ＳｉＯ２膜３２を除去し、再度、注入マスクとなる厚さ１μｍのＳｉＯ２膜３３を形成する。続いて、Ｐ型コンタクト領域１３を形成する部分のＳｉＯ２膜をエッチングして開口を形成し注入マスクとする。
図５（ｃ）に示すようＳｉＯ２膜３３を注入マスクとして、例えば、Ｐ型不純物であるＡｌをイオン注入する。イオン注入は多段注入とし、表２に示す注入条件にしたがって実施しても良い。また、ＳｉＣウェーハ５０を５００℃に加熱した高温注入とすることができる。
上記の通り、Ｐ型ベース領域１１およびＮ型ソース領域１２、Ｐ型コンタクト領域１３のイオン注入を行った後、Ａｒ雰囲気中で１９００℃、５分間の活性化アニールを行う。
次に、図６（ａ）に示すように、Ｎ型ＳｉＣ層３の第１の主面をドライ酸化してゲート絶縁膜１４を形成する。
続いて、図６（ｂ）に示すように、Ｎ型ソース領域１２およびＰ型コンタクト領域１３の表面に形成されたゲート絶縁膜１４の一部をエッチングして除去し、コンタクト窓４５を形成する。
さらに、図６（ｃ）に示すように、Ｎ型ＳｉＣ層３の第１の主面上に、例えば、厚さ約０．３μｍのポリシリコン層３６を形成する。ポリシリコン層３６は、ＬＰ−ＣＶＤ法を用いて堆積することができる。
ポリシリコン層３６は、堆積中にＮ型不純物またはＰ型不純物をドープした導電性を有するポリシリコン層とすることができる。
次に、図７（ａ）に示すように、ポリシリコン層３６の全面に、Ｎ型不純物であるヒ素（Ａｓ）をイオン注入する。注入条件は、例えば、ドーズ量１×１０１５ｃｍ−２、注入エネルギー４０ｋｅＶとすることができる。
次に、フォトリソグラフィによりフォトレジストをパターニングし、ポリシリコン層３６の表面に注入マスク４２を形成する。注入マスク４２には、Ｐ型コンタクト領域１３の上方に開口４２ａを形成する。
続いて、図７（ｂ）に示すように、Ｐ型不純物であるボロン（Ｂ）をイオン注入する。この際、ポリシリコン層３６がＰ型導電層１７となり、さらにＰ型コンタクト領域１３のうちのポリシリコン層３６に接する部分にダメージ領域３７が形成されるように、ボロンの注入量および注入エネルギーを設定する。例えば、ドーズ量３×１０１５ｃｍ−２、注入エネルギー１５０ｋｅＶとすることができる。
次に、フォーミングガス雰囲気で９００℃、１０分間の熱処理を行う。これにより、ポリシリコン層３６にイオン注入されたＮ型不純物（Ａｓ）およびＰ型不純物が活性化される。また、Ｐ型コンタクト領域１３の表面部分に形成されたダメージ領域３７を再結晶させて、３Ｃ−ＳｉＣを含む再結晶領域５を形成することができる。
次に、図８（ａ）に示すように、ポリシリコン層３６をパターニングし、ゲート絶縁膜１４のコンタクト窓４５側の端部に分離溝４７を形成する。これにより、Ｎ型導電層となったポリシリコン層３６を、ゲート電極１８とＮ型導電層１６とに分離することができる。
次に、図８（ｂ）に示すように、ＳｉＣウェーハ５０の表面に層間絶縁膜３８を形成する。
さらに、図８（ｃ）に示すように、層間絶縁膜３８にコンタクト窓を開口し、Ｐ型導電層１７およびＮ型導電層１６にコンタクトさせてソース配線２３を形成する。また、ゲート電極１８にコンタクトさせてゲート配線２４を形成する。
ソース配線２３およびゲート配線２４には、例えば、金属アルミニウムを用いることができる。また、フォーミングガス雰囲気で４５０℃、１０分間のアニールすることにより、ソース配線２３と、Ｐ型導電層１７およびＮ型導電層と、の間、また、ゲート配線２４と、ゲート電極１８と、の間にオーミックコンタクトを形成することができる。
さらに、Ｎ型ＳｉＣ基板２の第２の主面にドレイン電極１９を形成して、パワーＭＯＳ−ＦＥＴ２０とすることができる。
上記の通り本実施形態に係るパワーＭＯＳＦＥＴ２０の製造方法においても、４Ｈ−ＳｉＣ構造のＰ型コンタクト領域１３に接してポリシリコン層３６を形成した後に、Ｐ型不純物をイオン注入してダメージ領域３７を形成し、さらに熱処理を実施することにより、３Ｃ−ＳｉＣを含む再結晶領域５を形成する。これにより、Ｐ型導電層１６とＰ型コンタクト領域１３との間の低抵抗コンタクトを実現することができる。
また、Ｎ型ＳｉＣ層３の第１の主面にゲート絶縁膜１４を形成する図６（ａ）以降の工程において、ダメージ領域３７を再結晶させて３Ｃ−ＳｉＣを形成する熱処理を最高温度の処理として、１０００℃以下の温度でプロセスを行うことができる。これにより、例えば、ゲート絶縁膜１４とＰ型ベース領域１１との界面を劣化させることがなく、閾値電圧ＶＴＨの変動やリーク電流の発生を防ぐことができる。すなわち、本実施形態に係る半導体装置の製造方法も容易に実施することができ、例えば、パワーＭＯＳＦＥＴ２０の製造に適した方法である。
なお、本実施形態に係るパワーＭＯＳＦＥＴ２０では、再結晶領域５はＰ型コンタクト領域１３の表面部分にのみ形成されるが、Ｎ型ソース領域１２の表面側にも形成された構造としても良い。
例えば、図６（ｃ）において形成されるポリシリコン層３６を、Ｎ型不純物がドープされた導電性のポリシリコン層として形成する。さらに、図７（ａ）に示すＮ型不純物のイオン注入を選択的に行い、Ｎ型ソース領域１２の表面にダメージ層を形成することができる。これにより、Ｎ型ソース領域１２の表面にも、再結晶領域５を形成することができる。
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置の断面を示す模式図である。本実施形態に係るパワーＭＯＳＦＥＴ３０は、Ｐ型ＳｉＣ層５３に形成されたＰＭＯＳ構造を有する点で、第２の実施形態に係るパワーＭＯＳＦＥＴ２０と異なる。なお、本実施形態では、第１導電型をＰ型、第２導電型をＮ型として説明する。
図９に示すように、パワーＭＯＳＦＥＴ３０は、六方晶構造を有するＰ型ＳｉＣ層５３と、Ｐ型ＳｉＣ層５３の表面である第１の主面に設けられた第１半導体領域であるＮ型ベース領域５４と、Ｎ型ベース領域５４の表面に選択的に設けられた第２半導体領域であるＰ型ソース領域５５と、Ｐ型ソース領域５５に隣接して、Ｎ型ベース領域の表面に選択的に設けられた第３半導体領域であるＮ型コンタクト領域５６と、を備えている。
また、Ｐ型ソース領域５５およびＮ型コンタクト領域５６の上には、第１導電層であるＰ型導電層５８と、第２導電層であるＮ型導電層５７と、がそれぞれ設けられている。さらに、Ｐ型ソース領域５５のうちのＰ型導電層５８に接する部分には、３Ｃ−ＳｉＣを含む再結晶領域５が形成されている。
本実施形態に係るパワーＭＯＳＦＥＴ３０においても、再結晶領域５に含まれる３Ｃ−ＳｉＣがＰ型導電層５８にコンタクトすることにより、Ｐ型ソース領域５５とＰ型導電層５８との間のコンタクト抵抗を低減することができる。また、Ｎ型コンタクト領域５６の表面に再結晶領域５を形成することもできる。
（第４の実施形態）
図１０は、第４の実施形態に係る半導体装置の断面を示す模式図である。本実施形態に係る半導体装置は、ＳｉＣを材料とするＩＧＢＴ４０（Insulated Gate Bipolar Transistor）である。
図１０に示すように、ＩＧＢＴ４０は、４Ｈ−ＳｉＣであるＰ型ＳｉＣ基板６１の第１の主面に形成された六方晶構造を有するＮ型ＳｉＣ層３と、Ｎ型ＳｉＣ層３の表面である第１の主面に設けられたＰ型ベース領域１１と、Ｐ型ベース領域１１の表面に選択的に設けられたＮ型エミッタ領域６３と、Ｎ型エミッタ領域６３に隣接して、Ｐ型ベース領域１１の表面に選択的に設けられたＰ型コンタクト領域１３と、を備えている。
Ｐ型ベース領域１１の上には、ゲート酸化膜１４を介してゲート電極１８が設けられている。また、Ｐ型ＳｉＣ基板２の第２の主面には、コレクタ電極６２が設けられている。
一方、Ｎ型エミッタ領域６３の表面上およびＰ型コンタクト領域１３の上には、それぞれＮ型導電層１６およびＰ型導電層１７が設けられている。さらに、Ｎ型導電層１６およびＰ型導電層１７の上には、エミッタ配線６４が形成されている。また、Ｐ型導電層１７に接するＰ型コンタクト領域１３の表面部分には、３Ｃ−ＳｉＣを含む再結晶領域５が形成されている。
本実施形態に係るＩＧＢＴ４０においても、４Ｈ−ＳｉＣのＮ型エミッタ領域６３およびＰ型コンタクト領域１３と、導電層との間のコンタクト抵抗を下げるために、Ｎ型導電層１６とＰ型導電層１７とを形成し、それぞれ、Ｎ型エミッタ領域６３およびＰ型コンタクト領域１３に接触する構造となっている。また、Ｐ型コンタクト領域１３の表面部分には再結晶領域５が形成されており、３Ｃ−ＳｉＣを含む再結晶領域５とＰ型導電層１７とを接触させてコンタクト抵抗を低減させる構成となっている。
以上、本発明に係る第１〜第４実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
１ ダイオード
２ Ｎ型ＳｉＣ基板
３ Ｎ型ＳｉＣ層
５ 再結晶領域
６、１７、５８ Ｐ型導電層
７ 動作領域
１０、５０ ＳｉＣウェーハ
１１ Ｐ型ベース領域
１２ Ｎ型ソース領域
１３ Ｐ型コンタクト領域
１４ ゲート酸化膜
１６、５７ Ｎ型導電層
１８ ゲート電極
１９ ドレイン電極
２３ ソース配線
２４ ゲート配線
３６ ポリシリコン層
３７ ダメージ領域
５３ Ｐ型ＳｉＣ層
５４ Ｎ型ベース領域
５５ Ｐ型ソース領域
５６ Ｎ型コンタクト領域

Claims (3)

  1. 六方晶構造を有する第１導電型のＳｉＣ層と、
    前記ＳｉＣ層の表面に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の表面に選択的に設けられた第１導電型の第２半導体領域と、
    前記第２半導体領域に隣接して、前記第１半導体領域の表面に選択的に設けられた第２導電型の第３半導体領域と、
    前記第２半導体領域に接する第１導電型の第１導電層と、
    前記第３半導体領域に接する第２導電型の第２導電層と、
    を備え、
    前記第２半導体領域および前記第３半導体領域のうちのＰ型の導電型を有する領域は、前記第１または第２導電層に接する部分に立方晶構造のＳｉＣを含む半導体装置。
  2. 前記第２半導体領域および前記第３半導体領域のうちのＰ型の導電型を有する前記領域に接する前記第１または第２導電層は、Ｐ型不純物がドープされたポリシリコン層である請求項１記載の半導体装置。
  3. 六方晶構造を有するＳｉＣ層の表面に設けられたＰ型ＳｉＣ領域の上に導電層を設ける工程と、
    前記Ｐ型ＳｉＣ領域と前記導電層とにＰ型不純物をイオン注入し、前記Ｐ型ＳｉＣ領域のうちの前記導電層に接する部分に注入ダメージを形成する工程と、
    前記Ｐ型ＳｉＣ領域と前記導電層とを熱処理して、前記導電層に注入された前記Ｐ型不純物を活性化し、前記Ｐ型ＳｉＣ領域のうちの前記導電層に接する部分に立方晶構造のＳｉＣを形成する工程と、
    を備える半導体装置の製造方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5777455B2 (ja) 2011-09-08 2015-09-09 株式会社東芝 半導体装置および半導体装置の製造方法
JP5717674B2 (ja) * 2012-03-02 2015-05-13 株式会社東芝 半導体装置の製造方法
JP6253133B2 (ja) * 2012-04-27 2017-12-27 富士電機株式会社 炭化珪素半導体装置の製造方法
JP6415015B2 (ja) * 2012-11-09 2018-10-31 富士電機株式会社 炭化珪素ｍｏｓ型半導体装置の製造方法
JP6148070B2 (ja) * 2013-05-27 2017-06-14 ルネサスエレクトロニクス株式会社 縦チャネル型ジャンクションＳｉＣパワーＦＥＴおよびその製造方法
JP6183200B2 (ja) * 2013-12-16 2017-08-23 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016081981A (ja) * 2014-10-14 2016-05-16 株式会社日立製作所 半導体装置及びその製造方法
KR102258644B1 (ko) 2014-12-26 2021-05-28 페어차일드 세미컨덕터 코포레이션 개선된 게이트 유전 차폐를 갖는 실리콘 카바이드(SiC) 소자
JP6478884B2 (ja) 2015-09-11 2019-03-06 株式会社東芝 半導体装置
CN106571385A (zh) * 2015-10-12 2017-04-19 南京励盛半导体科技有限公司 一种金属碳化硅接触的结构
US10552934B2 (en) * 2016-07-01 2020-02-04 Intel Corporation Reducing memory latency in graphics operations
JP6728096B2 (ja) * 2017-04-24 2020-07-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
DE102022114411A1 (de) * 2021-07-21 2023-01-26 Infineon Technologies Ag Verfahren zur herstellung von ohmschen kontakten auf einem siliciumcarbid(sic)-substrat, verfahren zur herstellung einer halbleitervorrichtung, und halbleitervorrichtung
CN116314252B (zh) * 2022-11-23 2023-11-07 苏州龙驰半导体科技有限公司 Vdmos器件及提升sic vdmos器件的击穿电压的方法
CN120457789A (zh) * 2023-07-24 2025-08-08 富士电机株式会社 碳化硅半导体装置及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573534B1 (en) * 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
JP3361061B2 (ja) 1998-09-17 2003-01-07 株式会社東芝 半導体装置
JP4545975B2 (ja) * 2001-03-27 2010-09-15 日本特殊陶業株式会社 炭化珪素半導体用電極の製造方法、及び炭化珪素半導体用電極を備える炭化珪素半導体素子の製造方法
JP3970142B2 (ja) * 2002-09-20 2007-09-05 新電元工業株式会社 炭化けい素のオーミック電極構造および半導体装置
JP4029731B2 (ja) * 2003-01-17 2008-01-09 トヨタ自動車株式会社 半導体装置の製造方法
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
DE102005017814B4 (de) * 2004-04-19 2016-08-11 Denso Corporation Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
JP2006179662A (ja) * 2004-12-22 2006-07-06 Nissan Motor Co Ltd 半導体装置の製造方法
JP4620564B2 (ja) * 2005-10-03 2011-01-26 三菱電機株式会社 半導体装置
JP5560519B2 (ja) * 2006-04-11 2014-07-30 日産自動車株式会社 半導体装置及びその製造方法
US20080203399A1 (en) * 2006-09-18 2008-08-28 Spencer Michael G Polarization doped transistor channels in sic heteropolytypes
JP2008091595A (ja) * 2006-10-02 2008-04-17 Eudyna Devices Inc 半導体装置およびその製造方法
JP5233173B2 (ja) * 2007-06-08 2013-07-10 日産自動車株式会社 半導体装置の製造方法
JP5339698B2 (ja) 2007-08-20 2013-11-13 新日本無線株式会社 半導体装置の製造方法
JP4532536B2 (ja) * 2007-12-19 2010-08-25 トヨタ自動車株式会社 半導体装置

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