Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP2508386B2 - 集積回路のレイアウト構造 - Google Patents
[go: Go Back, main page]

JP2508386B2 - 集積回路のレイアウト構造 - Google Patents

集積回路のレイアウト構造

Info

Publication number
JP2508386B2
JP2508386B2 JP23197190A JP23197190A JP2508386B2 JP 2508386 B2 JP2508386 B2 JP 2508386B2 JP 23197190 A JP23197190 A JP 23197190A JP 23197190 A JP23197190 A JP 23197190A JP 2508386 B2 JP2508386 B2 JP 2508386B2
Authority
JP
Japan
Prior art keywords
blocks
line
parallel
divided
arrangement area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP23197190A
Other languages
English (en)
Other versions
JPH04109661A (ja
Inventor
基晴 桜井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP23197190A priority Critical patent/JP2508386B2/ja
Publication of JPH04109661A publication Critical patent/JPH04109661A/ja
Application granted granted Critical
Publication of JP2508386B2 publication Critical patent/JP2508386B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、集積回路において、それを構成する複数
のブロックのレイアウト構造に関するものである。
〈従来の技術〉 第3図は従来の集積回路において、自動配置配線され
た複数のブロックのレイアウト構造を示す。
第3図において、1は複数のブロックが自動配置配線
されるべきブロック配置領域、2〜7は自動配置配線さ
れた各ブロック、8は各ブロック2〜7におけるセルを
示す。
この従来の集積回路のレイアウト構造においては、各
ブロック2〜7の寸法がまちまちである上に、個々のブ
ロック2〜7が、それぞれのセル8の方向に関係なくブ
ロック配置領域1に配置されたものとなっていた。
〈発明が解決しようとする課題〉 従来の集積回路のレイアウト構造は、以上のように構
成されており、各ブロック2〜7の寸法が不揃いである
ために無駄な領域が多く集積度の低いものになっている
とともに、セル8の方向が不揃いであるためにブロック
相互間での電源・GND配線(図示せず)が行いにくいも
のとなっており、これらが原因で集積回路の生産性の低
下とコストアップとを招いていた。
この発明は、上記のような問題点を解消するために創
案されたものであって、集積度の向上と電源・GND配線
の容易化とを図ることにより、生産性の改善とコストダ
ウンとを達成できる集積回路のレイアウト構造を得るこ
とを目的とする。
〈課題を解決するための手段〉 この発明に係る集積回路のレイアウト構造は、次のよ
うに構成されている。
ブロック配置領域が直線の仕切りラインをもって矩形
状の第1および第2の2つの分割配置領域に区画されて
いる。
第1の分割配置領域における複数のブロックは、それ
ぞれのセル長さ方向が前記仕切りラインに対して直角と
なる状態で、仕切りラインの方向に沿って並列配置され
ている。第1の分割配置領域の各ブロックそれぞれのセ
ル長さ方向に沿った幅は互いに等しくなっている。さら
に、それらの各ブロックの側面ラインは前記仕切りライ
ンに平行な同一直線上に位置する状態に配置構成されて
いる。
第2の分割配置領域における複数のブロックは、それ
ぞれのセル長さ方向が前記仕切りラインに対して平行と
なる状態で、仕切りラインの方向に沿って並列配置され
ている。第2の分割配置領域の各ブロックそれぞれのセ
ル長さ方向に対する直角方向に沿った幅が互いに等しく
なっている。さらに、それらの各ブロックの側面ライン
は前記仕切りラインに平行な同一直線上に位置する状態
に配置構成されている。
〈作用〉 この発明に係る集積回路のレイアウト構造の上記構成
による作用は、次のとおりである。
第1の分割配置領域においても、第2の分割配置領域
においても、それぞれに並列配置された各複数のブロッ
クは幅が揃っているおり、しかも、第1の分割配置領域
の複数のブロックと第2の分割配置領域の複数のブロッ
クとは互いに平行に配置されているため、無駄となる領
域がきわめて少なく集積度の高いものとなっている。
また、両分割配置領域それぞれの各ブロックのセル長
さ方向が平行であり、かつ、そのセル長さ方向が第1の
分割配置領域と第2の分割配置領域とで互いに直角をな
しているため、電源・GND配線が行いやすいものとなっ
ている。
〈実施例〉 以下、この発明の実施例を図面に基づいて詳細に説明
する。
第1図はこの発明の一実施例に係る集積回路のレイア
ウト構造を示す平面図である。
第1図において、1は集積回路における全ブロックが
配置配線されるべきブロック配置領域であり、このブロ
ック配置領域1は、ブロック配置領域1の縦側面ライン
1aに平行な直線の仕切りライン1cをもって、それぞれが
矩形状の第1の分割配置領域1Aと第2の分割配置領域1B
とに区画されている。
2,3,4は第1の分割配置領域1Aに自動配置配線された
第1群のブロック、5,6,7は第2の分割配置領域1Bに自
動配置配線された第2群のブロックである。8は各ブロ
ック2〜7におけるセルである。
第1の分割配置領域1Aに配置された第1群のブロック
2,3,4は、それぞれのセル8の長さ方向が互いに平行
で、かつ、ブロック配置領域1の横側面ライン1bに対し
ても平行となっている。第1群のブロック2,3,4は、セ
ル8の長さ方向に沿った幅L1が互いに等しい大きさのも
のに構成されている。
第1群のブロック2,3,4は、セル長さ方向に対する直
角方向すなわち仕切りライン1cの方向に沿って並列配置
されている。
第2の分割配置領域1Bに配置された第2群のブロック
5,6,7は、それぞれのセル8の長さ方向の延長線が互い
に平行で、かつ、仕切りライン1cに対して平行となって
いる。すなわち、第2群のブロック5,6,7におけるセル
8の長さ方向は、第1群のブロック2,3,4におけるセル
8の長さ方向に対して直角となっている。
第2群のブロック5,6,7は、セル8の長さ方向に対す
る直角方向すなわちブロック配置領域1の横側面ライン
1bの方向に沿った幅L2が互いに等しい大きさのものに構
成されている。なお、第2群のブロック5,6,7の幅L2の
方向は、第1群のブロック2,3,4の幅L1の方向と同一で
ある。
第2群のブロック5,6,7は、セル長さ方向すなわちブ
ロック配置領域1の縦側面ライン1aの方向に沿って並列
配置されている。
第1群のブロック2,3,4の並列方向と第2群のブロッ
ク5,6,7の並列方向とは平行となっている。すなわち、
第1の分割配置領域1Aと第2の分割配置領域1Bとでは、
ブロックの並列方向は互いに平行であるが、セル長さ方
向は互いに直角となっている。
第1群のブロック2,3,4における外側の側面ライン2a,
3a,4aは同一直線上に位置し、内側の側面ライン2b,3b,4
bも同一直線上に位置している。
第2群のブロック5,6,7における内側の側面ライン5a,
6a,7aは同一直線上に位置し、外側の側面ライン5b,6b,7
bも同一直線上に位置している。
第1群のブロック2,3,4における内側の側面ライン2b,
3b,4bを結ぶ線分と、第2群のブロック5,6,7における内
側の側面ライン5a,6a,7aとを結ぶ線分とは互いに平行に
なっており、両線分間の間隔は全長にわたって一定とな
っている。
第1群のブロック2,3,4における外側の側面ライン2b,
3b,4bを結ぶ線分と、ブロック配置領域1の左側の縦側
面ライン1aとは互いに平行になっており、両者間の間隔
は全長にわたって一定となっている。
同様に、第2群のブロック5,6,7における外側の側面
ライン5b,6b,7bを結ぶ線分と、ブロック配置領域1の右
側の縦側面ライン1dとは互いに平行になっており、両者
間の間隔は全長にわたって一定となっている。
第1の分割配置領域1Aにおいて並列配置された第1群
のブロック2,3,4の幅L1を揃え、第2の分割配置領域1B
においても並列配置された第2群のブロック5,6,7の幅L
2を揃え、かつ、第1群のブロック2,3,4と第2群のブロ
ック5,6,7とを互いに平行に配置したので、ブロック配
置領域1において無駄となる範囲が充分に少なくなり、
集積度が従来例に比べて高くなっている。
第2図は、第1図のように配置された複数のブロック
2〜7に対して電源・GND配線9を接続した集積回路10
を示す。
電源・GND配線9は、ブロック配置領域1の四周、第
1の分割配置領域1Aと第2の分割配置領域1Bとの間の仕
切りライン1cに沿って直線的に配線できるため、その配
線を容易に行うことができる。
なお、上記実施例では、各ブロックを自動配置配線す
るものとしたが、もちろん人手によって配置配線しても
よい。
〈発明の効果〉 以上のようにこの発明によれば、第1の分割配置領域
においても第2の分割配置領域においてもそれぞれに並
列配置された各複数のブロックの幅を揃え、かつ、両分
割配置領域の並列ブロック群を互いに平行にしたので、
ブロック配置領域全体において無駄となる領域が充分に
少なくなり、集積度を高めることができる。
また、第1の分割配置領域の複数のブロックと、第2
の分割配置領域の複数のブロックとの間の間隔および各
分割配置領域とブロック配置領域の側面ラインとの間隔
をそれぞれ一定幅の直線状の間隔としたことと、両分割
配置領域それぞれの各ブロックのセル長さ方向を平行と
し、かつ、第1の分割配置領域でのセル長さ方向と第2
の分割配置領域でのセル長さ方向とを互いに直角とした
こととにより、電源・GND配線を容易化することができ
る。
そして、以上の集積度の向上と電源・GND配線の容易
化とにより、集積回路の生産性を改善できるとともに、
コストダウンを達成することができる。
【図面の簡単な説明】
第1図および第2図はこの発明の一実施例に係り、第1
図は集積回路の構成要素であるブロックのレイアウト
図、第2図は電源・GND配線を行った状態のレイアウト
図である。第3図は従来の集積回路でのブロックのレイ
アウト図である。 図中、1はブロック配置領域、1Aは第1の分割配置領
域、1Bは第2の分割配置領域、1cは仕切りライン、2,3,
4は第1群のブロック、2a,3a,4aは第1群のブロックの
側面ライン、5,6,7は第2群のブロック、5a,6a,6aは第
2群のブロックの側面ライン、8はセル、9は電源・GN
D配線、10は集積回路である。 なお、図中、同一符号は同一部分または相当部分を示
す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】ブロック配置領域が直線の仕切りラインを
    もって矩形状の第1および第2の2つの分割配置領域に
    区画されており、 第1の分割配置領域における複数のブロックは、それぞ
    れのセル長さ方向が前記仕切りラインに対して直角とな
    る状態で、仕切りラインの方向に沿って並列配置されて
    いるとともに、各ブロックそれぞれのセル長さ方向に沿
    った幅が互いに等しく、かつ、各ブロックの側面ライン
    が前記仕切りラインに平行な同一直線上に位置する状態
    に配置構成され、 第2の分割配置領域における複数のブロックは、それぞ
    れのセル長さ方向が前記仕切りラインに対して平行とな
    る状態で、仕切りラインの方向に沿って並列配置されて
    いるとともに、各ブロックそれぞれのセル長さ方向に対
    する直角方向に沿った幅が互いに等しく、かつ、各ブロ
    ックの側面ラインが前記仕切りラインに平行な同一直線
    上に位置する状態に配置構成されている ことを特徴とする集積回路のレイアウト構造。
JP23197190A 1990-08-29 1990-08-29 集積回路のレイアウト構造 Expired - Lifetime JP2508386B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23197190A JP2508386B2 (ja) 1990-08-29 1990-08-29 集積回路のレイアウト構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23197190A JP2508386B2 (ja) 1990-08-29 1990-08-29 集積回路のレイアウト構造

Publications (2)

Publication Number Publication Date
JPH04109661A JPH04109661A (ja) 1992-04-10
JP2508386B2 true JP2508386B2 (ja) 1996-06-19

Family

ID=16931922

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23197190A Expired - Lifetime JP2508386B2 (ja) 1990-08-29 1990-08-29 集積回路のレイアウト構造

Country Status (1)

Country Link
JP (1) JP2508386B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3150020B2 (ja) * 1993-09-03 2001-03-26 日本電気アイシーマイコンシステム株式会社 半導体集積回路
JP3169883B2 (ja) * 1998-02-26 2001-05-28 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置及びその機能セルの配置方法
US12321681B2 (en) * 2021-08-23 2025-06-03 Apple Inc. Full die and partial die tape outs from common design

Also Published As

Publication number Publication date
JPH04109661A (ja) 1992-04-10

Similar Documents

Publication Publication Date Title
JP2668981B2 (ja) 半導体集積回路
JPH073840B2 (ja) 半導体集積回路
JP2508386B2 (ja) 集積回路のレイアウト構造
JP4518289B2 (ja) 半導体集積回路及び半導体集積回路の配線レイアウト方法
JPS6012742A (ja) 半導体装置
JPS58166743A (ja) マスタ−スライス基板
JPH055379B2 (ja)
JPH0644594B2 (ja) 半導体集積回路
JPH0262265U (ja)
JPS5935448A (ja) マスタスライス集積回路装置
JP2730220B2 (ja) マスタースライス方式の半導体集積装置
JPH03270024A (ja) 高出力fetチップ
JPS63161639A (ja) 半導体集積回路
JP2508206B2 (ja) 集積回路装置
JPS63275138A (ja) 集積回路
JPS63241952A (ja) 半導体装置
JPH0475665B2 (ja)
JPH02153554A (ja) 半導体装置
JPH01117045A (ja) 半導体集積回路装置
JPH0560666B2 (ja)
JPH0644122Y2 (ja) ユニバーサル基板
JP2656263B2 (ja) 半導体集積回路装置
JPH0513581A (ja) セル配置方法
JPH01161747A (ja) 大規模集積回路
JPH01117341A (ja) 半導体装置