JP3150020B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3150020B2 JP3150020B2 JP21938593A JP21938593A JP3150020B2 JP 3150020 B2 JP3150020 B2 JP 3150020B2 JP 21938593 A JP21938593 A JP 21938593A JP 21938593 A JP21938593 A JP 21938593A JP 3150020 B2 JP3150020 B2 JP 3150020B2
- Authority
- JP
- Japan
- Prior art keywords
- sides
- length
- peripheral function
- function blocks
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/909—Macrocell arrays, e.g. gate arrays with variable size or configuration of cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に複数の機能ブロックの組み合わせによって構成され
る半導体集積回路に関する。
特に複数の機能ブロックの組み合わせによって構成され
る半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、図７の（ａ）
に機能ブロック配置図の一例を示すように、複数の機能
ブロックＢ１．Ｂ２．Ｂ３は、チップ１１上に空き領域
を発生させない為に、複雑な形状をもち、製品開発の都
度、最適と思われる形状に変更されていた。
に機能ブロック配置図の一例を示すように、複数の機能
ブロックＢ１．Ｂ２．Ｂ３は、チップ１１上に空き領域
を発生させない為に、複雑な形状をもち、製品開発の都
度、最適と思われる形状に変更されていた。
【０００３】
【発明が解決しようとする課題】半導体集積回路の開発
において、機能ブロック単位の流用設計は、頻繁に行わ
れる設計方法である。
において、機能ブロック単位の流用設計は、頻繁に行わ
れる設計方法である。
【０００４】このような従来の半導体集積回路を基に、
図７の（ｂ）に示すように、図７の（ａ）の機能ブロッ
クＢ１を削除し、機能ブロックＢ４を他製品より流用し
て、新たな半導体集積回路を開発する場合、単純な機能
ブロックの置き換えでは、チップ１２上に素子の存在し
ない空き領域Ｓ１が発生してしまう。
図７の（ｂ）に示すように、図７の（ａ）の機能ブロッ
クＢ１を削除し、機能ブロックＢ４を他製品より流用し
て、新たな半導体集積回路を開発する場合、単純な機能
ブロックの置き換えでは、チップ１２上に素子の存在し
ない空き領域Ｓ１が発生してしまう。
【０００５】この状態で製品化を行えば、チップとして
の素子密度の低下に伴い、チップコストの上昇を招くこ
ととなる。
の素子密度の低下に伴い、チップコストの上昇を招くこ
ととなる。
【０００６】又、空き領域Ｓ１を無くす為には、図７の
（ｃ）に示すチップ１３のように、図７の（ｂ）の機能
ブロックＢ２を形状変更して機能ブロックＢ２′とすれ
ば良いが、開発コストがその分余計に必要になるという
問題点があった。
（ｃ）に示すチップ１３のように、図７の（ｂ）の機能
ブロックＢ２を形状変更して機能ブロックＢ２′とすれ
ば良いが、開発コストがその分余計に必要になるという
問題点があった。
【０００７】本発明の目的は、前記問題点を解決し、流
用設計を効率的に行えるようにした半導体集積回路を提
供することにある。
用設計を効率的に行えるようにした半導体集積回路を提
供することにある。
【０００８】
【課題を解決するための手段】第１の発明の半導体集積
回路は、複数の機能ブロックの組み合わせによって一チ
ップ上に構成される半導体集積回路において、第１方向
の２辺が第１の長さの方形の主要機能ブロックと、前記
第１方向の２辺を前記第１の長さのほぼｎ／ｍ（ｎ≦
ｍ、ｎ及びｍは自然数）の第２の長さの辺とし複数の入
出力信号端子を２つの前記第２の長さの辺のそれぞれの
辺上の同一位置に対応させて設けた複数の方形の周辺機
能ブロックとを有し、複数の前記周辺機能ブロックが前
記第２の長さの辺を一致して隣接配置されるとともに端
部に位置する前記周辺機能ブロックのうち少なくとも１
個の前記第１方向の辺の一方が前記主要機能ブロックの
前記第１方向の辺の一方と平行に相対して配置されてい
る。第２の発明の半導体集積回路は、第１方向の２辺が
第１の長さの方形の主要機能ブロックと、前記第１方向
の２辺を前記第１の長さと等しい等長設定辺とし複数の
入出力信号端子をそれぞれの等長設定辺上の同一位置に
対応させて設けた複数の方形の周辺機能ブロックとを有
し、複数の前記周辺機能ブロックが前記等長設定辺を一
致して隣接配置されるとともに端部に位置する前記周辺
機能ブロックのうち少なくとも１個の前記第１方向の辺
の一方が前記主要機能ブロックの前記第１方向の辺の一
方と平行に相対して配置されている。また第３の発明の
半導体集積回路は、第１方向の２辺が第１の長さの方形
の主要機能ブロックと、前記第１方向の２辺を前記第１
の長さのほぼｎ／ｍ（ｎ＜ｍ、ｎ及びｍは自然数）の第
２の長さの辺とし複数の入出力信号端子を２つの前記第
２の長さの辺のそれぞれの辺上の同一位置に対応させて
設けた方形の第１種類の周辺機能ブロックと、前記第１
方向の２辺を前記第１の長さのほぼ（ｍ−ｎ）／ｍの第
３の長さの辺とし複数の入出力信号端子を２つの前記第
３の長さの辺のそれぞれの辺上の同一位置に対応させて
設けた方形の第２種類の周辺機能ブロックとを有し、複
数の前記第１種類の周辺機能ブロックが前記第２の長さ
の辺を一致して隣接配置されるとともに端部の前記第１
種類の周辺機能ブロックのうち少なくとも１個の前記第
１方向の辺の一方が前記主要機能ブロックの前記第１方
向の辺の一方と平行に相対して配置され、複数の前記第
２種類の周辺機能ブロックが前記第３の長さの辺を一致
して隣接配置されるとともに端部に位置する前記第２種
類の周辺機能ブロックのうち少なくとも１個の前記第１
方向の辺の一方が前記主要機能ブロックの前記第１方向
の辺の一方と平行に相対して配置されている。
回路は、複数の機能ブロックの組み合わせによって一チ
ップ上に構成される半導体集積回路において、第１方向
の２辺が第１の長さの方形の主要機能ブロックと、前記
第１方向の２辺を前記第１の長さのほぼｎ／ｍ（ｎ≦
ｍ、ｎ及びｍは自然数）の第２の長さの辺とし複数の入
出力信号端子を２つの前記第２の長さの辺のそれぞれの
辺上の同一位置に対応させて設けた複数の方形の周辺機
能ブロックとを有し、複数の前記周辺機能ブロックが前
記第２の長さの辺を一致して隣接配置されるとともに端
部に位置する前記周辺機能ブロックのうち少なくとも１
個の前記第１方向の辺の一方が前記主要機能ブロックの
前記第１方向の辺の一方と平行に相対して配置されてい
る。第２の発明の半導体集積回路は、第１方向の２辺が
第１の長さの方形の主要機能ブロックと、前記第１方向
の２辺を前記第１の長さと等しい等長設定辺とし複数の
入出力信号端子をそれぞれの等長設定辺上の同一位置に
対応させて設けた複数の方形の周辺機能ブロックとを有
し、複数の前記周辺機能ブロックが前記等長設定辺を一
致して隣接配置されるとともに端部に位置する前記周辺
機能ブロックのうち少なくとも１個の前記第１方向の辺
の一方が前記主要機能ブロックの前記第１方向の辺の一
方と平行に相対して配置されている。また第３の発明の
半導体集積回路は、第１方向の２辺が第１の長さの方形
の主要機能ブロックと、前記第１方向の２辺を前記第１
の長さのほぼｎ／ｍ（ｎ＜ｍ、ｎ及びｍは自然数）の第
２の長さの辺とし複数の入出力信号端子を２つの前記第
２の長さの辺のそれぞれの辺上の同一位置に対応させて
設けた方形の第１種類の周辺機能ブロックと、前記第１
方向の２辺を前記第１の長さのほぼ（ｍ−ｎ）／ｍの第
３の長さの辺とし複数の入出力信号端子を２つの前記第
３の長さの辺のそれぞれの辺上の同一位置に対応させて
設けた方形の第２種類の周辺機能ブロックとを有し、複
数の前記第１種類の周辺機能ブロックが前記第２の長さ
の辺を一致して隣接配置されるとともに端部の前記第１
種類の周辺機能ブロックのうち少なくとも１個の前記第
１方向の辺の一方が前記主要機能ブロックの前記第１方
向の辺の一方と平行に相対して配置され、複数の前記第
２種類の周辺機能ブロックが前記第３の長さの辺を一致
して隣接配置されるとともに端部に位置する前記第２種
類の周辺機能ブロックのうち少なくとも１個の前記第１
方向の辺の一方が前記主要機能ブロックの前記第１方向
の辺の一方と平行に相対して配置されている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ），図１（ｂ）は本発明の第１の実施例の
半導体集積回路の機能ブロック配置を示す平面図であ
る。図１のうち（ｂ）のチップ２は、（ａ）のチップ１
の設計変更状態を示す。図２は図１の周辺機能ブロック
を詳細に示した平面図である。
る。図１（ａ），図１（ｂ）は本発明の第１の実施例の
半導体集積回路の機能ブロック配置を示す平面図であ
る。図１のうち（ｂ）のチップ２は、（ａ）のチップ１
の設計変更状態を示す。図２は図１の周辺機能ブロック
を詳細に示した平面図である。
【００１０】図１の（ａ），（ｂ）で示される第１の実
施例の機能ブロック配置は、シングルチップマイクロコ
ンピュータのものである。ここで、機能ブロックＣ１は
ＣＰＵ等の主要機能ブロック、機能ブロックＡ１，Ａ
２，Ａ３，Ａ４は、周辺機能ブロック図である。
施例の機能ブロック配置は、シングルチップマイクロコ
ンピュータのものである。ここで、機能ブロックＣ１は
ＣＰＵ等の主要機能ブロック、機能ブロックＡ１，Ａ
２，Ａ３，Ａ４は、周辺機能ブロック図である。
【００１１】各機能ブロックＡ１〜Ａ４，Ｃ１の外形
は、長方形に設計されている。又、各周辺機能ブロック
Ａ１〜Ａ４は、一辺の長さ（横寸法）を、主要機能ブロ
ックＣ１の一辺の長さとほぼ等しくなるように定め、図
２に示すように各機能ブロック３の主なインターフェー
ス信号を、長さを定めた辺の所定の位置から機能ブロッ
ク３内を貫いて入出力するように設計されている。
は、長方形に設計されている。又、各周辺機能ブロック
Ａ１〜Ａ４は、一辺の長さ（横寸法）を、主要機能ブロ
ックＣ１の一辺の長さとほぼ等しくなるように定め、図
２に示すように各機能ブロック３の主なインターフェー
ス信号を、長さを定めた辺の所定の位置から機能ブロッ
ク３内を貫いて入出力するように設計されている。
【００１２】この実施例のインターフェース信号として
は、信号Ａ，信号Ｂ，信号Ｃ，信号Ｄの入出力信号があ
り、それぞれ入出力位置Ｐ１，Ｐ２，Ｐ３，Ｐ４を定め
て設計されている。
は、信号Ａ，信号Ｂ，信号Ｃ，信号Ｄの入出力信号があ
り、それぞれ入出力位置Ｐ１，Ｐ２，Ｐ３，Ｐ４を定め
て設計されている。
【００１３】このようにして設計された、各機能ブロッ
クにより構成されるシングルチップマイクロコンピュー
タの機能ブロック配置の一例が、図１の（ａ）であり、
各機能ブロックＡ１，Ａ２，Ｃ１は、長さを定めた辺を
合わせるように配置される。
クにより構成されるシングルチップマイクロコンピュー
タの機能ブロック配置の一例が、図１の（ａ）であり、
各機能ブロックＡ１，Ａ２，Ｃ１は、長さを定めた辺を
合わせるように配置される。
【００１４】ここで、周辺機能ブロックＡ１，Ａ２に対
する主な信号は、各周辺機能ブロックのつき合わされた
辺の同じ位置から、同じ信号が入出力されている為、極
めて小規模な配線、又は各機能ブロックを接して配置す
るだけで結線される。
する主な信号は、各周辺機能ブロックのつき合わされた
辺の同じ位置から、同じ信号が入出力されている為、極
めて小規模な配線、又は各機能ブロックを接して配置す
るだけで結線される。
【００１５】図１の（ａ）のマイクロコンピュータ用チ
ップ１から機能ブロックＡ１を削除し、新たに機能ブロ
ックＡ３，Ａ４を追加したものが、図１の（ｂ）のマイ
クロコンピュータ用チップ２である。
ップ１から機能ブロックＡ１を削除し、新たに機能ブロ
ックＡ３，Ａ４を追加したものが、図１の（ｂ）のマイ
クロコンピュータ用チップ２である。
【００１６】追加した機能ブロックＡ３，Ａ４も、他の
周辺機能ブロックと同様な構成である為、機能ブロック
の置き換えのみでもチップ２上に空き領域は、発生しな
い。
周辺機能ブロックと同様な構成である為、機能ブロック
の置き換えのみでもチップ２上に空き領域は、発生しな
い。
【００１７】図３（ａ），（ｂ）、図４（ａ），（ｂ）
にそれぞれ示すのは、本発明の第２，第３の実施例を示
す半導体集積回路のブロック配置の平面図である。尚、
これら実施例においても、図２に示した構成の機能ブロ
ックが周辺機能ブロックに用いられている。
にそれぞれ示すのは、本発明の第２，第３の実施例を示
す半導体集積回路のブロック配置の平面図である。尚、
これら実施例においても、図２に示した構成の機能ブロ
ックが周辺機能ブロックに用いられている。
【００１８】周辺機能のブロック単位が、チップ全体に
対して小規模である場合、図１のようなブロック配置を
行おうとすると、各機能ブロックの厚みがとれず、素子
配置が困難なものとなってしまい、素子密度の低下につ
ながりかねない。
対して小規模である場合、図１のようなブロック配置を
行おうとすると、各機能ブロックの厚みがとれず、素子
配置が困難なものとなってしまい、素子密度の低下につ
ながりかねない。
【００１９】よって、第２，第３の実施例のように、周
辺機能ブロックを２列、ないしはそれ以上の複数の列に
分けてチップ上に配置するように設計することにより、
素子密度の低下を防ぐことが出来る。
辺機能ブロックを２列、ないしはそれ以上の複数の列に
分けてチップ上に配置するように設計することにより、
素子密度の低下を防ぐことが出来る。
【００２０】本発明の第２の実施例である半導体集積回
路のブロック配置を示す図３（ａ），（ｂ）を参照する
と、この実施例は、図１に示した第１の実施例とは周辺
機能ブロックを２列で配置する点が異なる。
路のブロック配置を示す図３（ａ），（ｂ）を参照する
と、この実施例は、図１に示した第１の実施例とは周辺
機能ブロックを２列で配置する点が異なる。
【００２１】機能ブロックＣ２は主要機能ブロック、機
能ブロックＡ５，Ａ６，Ａ７，Ａ８，Ａ９，Ａ１０，Ａ
１１，Ａ１２は周辺機能ブロックである。
能ブロックＡ５，Ａ６，Ａ７，Ａ８，Ａ９，Ａ１０，Ａ
１１，Ａ１２は周辺機能ブロックである。
【００２２】図３の（ａ）のマイクロコンピュータ用チ
ップ４から機能ブロックＡ５を削除し、新たに機能ブロ
ックＡ１０，Ａ１１，Ａ１２を追加したものが、（ｂ）
のマイクロコンピュータ用チップ５である。
ップ４から機能ブロックＡ５を削除し、新たに機能ブロ
ックＡ１０，Ａ１１，Ａ１２を追加したものが、（ｂ）
のマイクロコンピュータ用チップ５である。
【００２３】この際、２列ある周辺機能ブロックの高さ
のバランスが崩れると、空き領域が発生してしまう。こ
の実施例の場合、機能ブロックＡ７を左側の列に移動さ
せ機能ブロックＡ１０を左列に機能ブロックＡ１１，Ａ
１２を右列にそれぞれ配置している。
のバランスが崩れると、空き領域が発生してしまう。こ
の実施例の場合、機能ブロックＡ７を左側の列に移動さ
せ機能ブロックＡ１０を左列に機能ブロックＡ１１，Ａ
１２を右列にそれぞれ配置している。
【００２４】この場合も、周辺機能ブロックの置き換え
のみでも、チップ上に空き領域は発生しない。
のみでも、チップ上に空き領域は発生しない。
【００２５】本発明の第３の実施例である半導体集積回
路のブロック配置を示す図４（ａ），（ｂ）を参照する
と、この実施例は、機能ブロックＣ３は主要機能ブロッ
ク、機能ブロックＡ１３，Ａ１４，Ａ１５，Ａ１６は周
辺機能ブロックであり、３列から２列に変更した例であ
る。
路のブロック配置を示す図４（ａ），（ｂ）を参照する
と、この実施例は、機能ブロックＣ３は主要機能ブロッ
ク、機能ブロックＡ１３，Ａ１４，Ａ１５，Ａ１６は周
辺機能ブロックであり、３列から２列に変更した例であ
る。
【００２６】ここで、各周辺機能ブロックの一辺の長さ
は、ブロックＣ３の一辺の長さに対し、機能ブロックＡ
１３はほぼ２／３、機能ブロックＡ１４，Ａ１５，Ａ１
６はほぼ１／３となるよう定めて設計されている。
は、ブロックＣ３の一辺の長さに対し、機能ブロックＡ
１３はほぼ２／３、機能ブロックＡ１４，Ａ１５，Ａ１
６はほぼ１／３となるよう定めて設計されている。
【００２７】図４の（ａ）のマイクロコンピュータ用チ
ップ６から機能ブロックＡ１６を削除したものが、
（ｂ）のマイクロコンピュータ用チップ７である。
ップ６から機能ブロックＡ１６を削除したものが、
（ｂ）のマイクロコンピュータ用チップ７である。
【００２８】この場合も、周辺機能ブロックの高さのバ
ランスが崩れると、空き領域が発生してしまう。この実
施例の場合、機能ブロックＡ１４，Ａ１５を、機能ブロ
ックＡ１３の右側に移動させることにより、周辺機能ブ
ロックの置き換えのみで、空き領域の発生を防いでい
る。
ランスが崩れると、空き領域が発生してしまう。この実
施例の場合、機能ブロックＡ１４，Ａ１５を、機能ブロ
ックＡ１３の右側に移動させることにより、周辺機能ブ
ロックの置き換えのみで、空き領域の発生を防いでい
る。
【００２９】本発明の第４の実施例である半導体集積回
路のブロック配置を示す図５（ａ），（ｂ）を参照する
と、この実施例は、長さを定める周辺機能ブロックの一
辺が、主要機能ブロックＣ４と接しない側の辺である点
が、他の実施例と大きく異なる。図中、機能ブロックＣ
４は主要機能ブロック、機能ブロックＤ１，Ｄ２，Ｄ
３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９は周辺機能ブ
ロックである。
路のブロック配置を示す図５（ａ），（ｂ）を参照する
と、この実施例は、長さを定める周辺機能ブロックの一
辺が、主要機能ブロックＣ４と接しない側の辺である点
が、他の実施例と大きく異なる。図中、機能ブロックＣ
４は主要機能ブロック、機能ブロックＤ１，Ｄ２，Ｄ
３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９は周辺機能ブ
ロックである。
【００３０】図６は図５の周辺機能ブロックを詳細に示
した平面図である。
した平面図である。
【００３１】図５の（ａ）のマイクロコンピュータ用チ
ップ８は、各周辺機能ブロックを横方向に配置した場
合、横方向の長さの総計が、主要機能ブロックＣ４の一
辺の長さとほぼ等しくなるように、周辺機能ブロックＤ
１〜Ｄ９を３つのグループに分け、主要機能ブロックＣ
４の上に３段に積み重ねるように配置して構成される。
ップ８は、各周辺機能ブロックを横方向に配置した場
合、横方向の長さの総計が、主要機能ブロックＣ４の一
辺の長さとほぼ等しくなるように、周辺機能ブロックＤ
１〜Ｄ９を３つのグループに分け、主要機能ブロックＣ
４の上に３段に積み重ねるように配置して構成される。
【００３２】ここで、各周辺機能ブロックの主なインタ
ーフェース信号Ｅ，Ｆ，Ｇ，Ｈの入出力位置Ｐ１０〜Ｐ
１３は、図６に示すように、長さを定めた辺の定位置か
らゥロック１０を貫くように設計されている為、各機能
ブロックを横方向に配置した場合、極めて小規模な配
線、又は各機能ブロックを接して配置するだけで結線さ
れる。
ーフェース信号Ｅ，Ｆ，Ｇ，Ｈの入出力位置Ｐ１０〜Ｐ
１３は、図６に示すように、長さを定めた辺の定位置か
らゥロック１０を貫くように設計されている為、各機能
ブロックを横方向に配置した場合、極めて小規模な配
線、又は各機能ブロックを接して配置するだけで結線さ
れる。
【００３３】図５の（ａ）のマイクロコンピュータ用チ
ップ８から、周辺機能ブロックＤ４，Ｄ７，Ｄ８を削除
したものが、（ｂ）のマイクロコンピュータ用チップ９
である。
ップ８から、周辺機能ブロックＤ４，Ｄ７，Ｄ８を削除
したものが、（ｂ）のマイクロコンピュータ用チップ９
である。
【００３４】この際、３段あった周辺機能ブロックを、
主要機能ブロックＣ４の一辺の長さとほぼ等しくなるよ
うに、２つのグループに分け２段に積み重ねる。
主要機能ブロックＣ４の一辺の長さとほぼ等しくなるよ
うに、２つのグループに分け２段に積み重ねる。
【００３５】この実施例の場合、周辺機能ブロックＤ
１，Ｄ３，Ｄ５のグループと、Ｄ２，Ｄ６，Ｄ９のグル
ープとに二分することにより、各グループの横方向の総
計の長さは、ほぼ主要機能ブロックＣ４の横方向の長さ
と等しくなる為、周辺機能ブロックの置き換えのみでも
チップ上に空き領域は発生しない。
１，Ｄ３，Ｄ５のグループと、Ｄ２，Ｄ６，Ｄ９のグル
ープとに二分することにより、各グループの横方向の総
計の長さは、ほぼ主要機能ブロックＣ４の横方向の長さ
と等しくなる為、周辺機能ブロックの置き換えのみでも
チップ上に空き領域は発生しない。
【００３６】
【発明の効果】以上説明したように、本発明は、例えば
ワンチップマイクロコンピュータの周辺機能ブロックの
外形を長方形とし、その一辺の長さを定めて設計するこ
とによって、製品展開に伴う周辺機能ブロックの追加、
削除による素子密度の低下を、機能ブロックの形状変更
なしに防ぐことができるという効果がある。
ワンチップマイクロコンピュータの周辺機能ブロックの
外形を長方形とし、その一辺の長さを定めて設計するこ
とによって、製品展開に伴う周辺機能ブロックの追加、
削除による素子密度の低下を、機能ブロックの形状変更
なしに防ぐことができるという効果がある。
【００３７】また周辺機能ブロックと主要機能ブロック
との主なインターフェース信号をブロック外形の長さを
定めた辺の定位置を貫くように入出力させることによ
り、周辺機能ブロックに対する配線のほとんどは、極め
て小規模な配線、又は周辺機能ブロックを接して配置す
るだけで結線されるので、製品展開時の配線工数を激減
させると同時に、チップとしての素子密度の低下に大き
な影響を与える配線領域の増大を最小限に防ぐという効
果を有する。
との主なインターフェース信号をブロック外形の長さを
定めた辺の定位置を貫くように入出力させることによ
り、周辺機能ブロックに対する配線のほとんどは、極め
て小規模な配線、又は周辺機能ブロックを接して配置す
るだけで結線されるので、製品展開時の配線工数を激減
させると同時に、チップとしての素子密度の低下に大き
な影響を与える配線領域の増大を最小限に防ぐという効
果を有する。
【図１】（ａ），（ｂ）は、本発明の第１の実施例を示
す半導体集積回路の平面図である。
す半導体集積回路の平面図である。
【図２】図１に示した周辺機能ブロックの平面図であ
る。
る。
【図３】（ａ），（ｂ）は、本発明の第２の実施例を示
す半導体集積回路の平面図である。
す半導体集積回路の平面図である。
【図４】（ａ），（ｂ）は、本発明の第３の実施例を示
す半導体集積回路の平面図である。
す半導体集積回路の平面図である。
【図５】（ａ），（ｂ）は、本発明の第４の実施例を示
す半導体集積回路の平面図である。
す半導体集積回路の平面図である。
【図６】図５に示した周辺機能ブロックの平面図であ
る。
る。
【図７】（ａ），（ｂ），（ｃ）は、従来技術を示す半
導体集積回路の平面図である。
導体集積回路の平面図である。
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８，Ａ
９，Ａ１０，Ａ１１，Ａ１２，Ａ１３，Ａ１４，Ａ１
５，Ａ１６，Ａ１７ 周辺機能ブロック Ｂ１，Ｂ２，Ｂ３，Ｂ４ 機能ブロック Ｂ２′ 形状変更を施したブロック Ｃ１，Ｃ２，Ｃ３，Ｃ４ ＣＰＵ等の主要機能ブロッ
ク Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ
９ 周辺機能ブロック
９，Ａ１０，Ａ１１，Ａ１２，Ａ１３，Ａ１４，Ａ１
５，Ａ１６，Ａ１７ 周辺機能ブロック Ｂ１，Ｂ２，Ｂ３，Ｂ４ 機能ブロック Ｂ２′ 形状変更を施したブロック Ｃ１，Ｃ２，Ｃ３，Ｃ４ ＣＰＵ等の主要機能ブロッ
ク Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ
９ 周辺機能ブロック
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04
Claims (3)
- 【請求項１】 複数の機能ブロックの組み合わせによっ
て一チップ上に構成される半導体集積回路において、 第１方向の２辺が第１の長さの方形の主要機能ブロック
と、 前記第１方向の２辺を前記第１の長さのほぼｎ／ｍ（ｎ
≦ｍ、ｎ及びｍは自然数）の第２の長さの辺とし複数の
入出力信号端子を２つの前記第２の長さの辺のそれぞれ
の辺上の同一位置に対応させて設けた複数の方形の周辺
機能ブロックとを有し、 複数の前記周辺機能ブロックが前記第２の長さの辺を一
致して隣接配置されるとともに端部に位置する前記周辺
機能ブロックのうち少なくとも１個の周辺機能ブロック
の前記第１方向の辺の一方が前記主要機能ブロックの前
記第１方向の辺の一方と平行に相対して配置されている
ことを特徴とする半導体集積回路。 - 【請求項２】 複数の機能ブロックの組み合わせによっ
て一チップ上に構成される半導体集積回路において、 第１方向の２辺が第１の長さの方形の主要機能ブロック
と、 前記第１方向の２辺を前記第１の長さと等しい等長設定
辺とし複数の入出力信号端子をそれぞれの等長設定辺上
の同一位置に対応させて設けた複数の方形の周辺機能ブ
ロックとを有し、 複数の前記周辺機能ブロックが前記等長設定辺を一致し
て隣接配置されるとともに端部に位置する前記周辺機能
ブロックのうち少なくとも１個の周辺機能ブロックの前
記第１方向の辺の一方が前記主要機能ブロックの前記第
１方向の辺の一方と平行に相対して配置されていること
を特徴とする半導体集積回路。 - 【請求項３】 複数の機能ブロックの組み合わせによっ
て一チップ上に構成される半導体集積回路において、 第１方向の２辺が第１の長さの方形の主要機能ブロック
と、 前記第１方向の２辺を前記第１の長さのほぼｎ／ｍ（ｎ
＜ｍ、ｎ及びｍは自然数）の第２の長さの辺とし複数の
入出力信号端子を２つの前記第２の長さの辺のそれぞれ
の辺上の同一位置に対応させて設けた方形の第１種類の
周辺機能ブロックと、 前記第１方向の２辺を前記第１の長さのほぼ（ｍ−ｎ）
／ｍの第３の長さの辺とし複数の入出力信号端子を２つ
の前記第３の長さの辺のそれぞれの辺上の同一位置に対
応させて設けた方形の第２種類の周辺機能ブロックとを
有し、 複数の前記第１種類の周辺機能ブロックが前記第２の長
さの辺を一致して隣接配置されるとともに端部の前記第
１種類の周辺機能ブロックのうち少なくとも１個の第１
種類の周辺機能ブロックの前記第１方向の辺の一方が前
記主要機能ブロックの前記第１方向の辺の一方と平行に
相対して配置され、 複数の前記第２種類の周辺機能ブロックが前記第３の長
さの辺を一致して隣接配置されるとともに端部に位置す
る前記第２種類の周辺機能ブロックのうち少なくとも１
個の第２種類の周辺機能ブロックの前記第１方向の辺の
一方が前記主要機能ブロックの前記第１方向の辺の一方
と平行に相対して配置されていることを特徴とする半導
体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21938593A JP3150020B2 (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路 |
| KR1019940022196A KR0163781B1 (ko) | 1993-09-03 | 1994-09-03 | 한개이상의 공통길이를 갖는 사각형의 기능블락을 포함하고 있는 반도체 장치 |
| US08/300,213 US5616939A (en) | 1993-09-03 | 1994-09-06 | Semiconductor device including rectangular functional blocks having at least one common length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21938593A JP3150020B2 (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774261A JPH0774261A (ja) | 1995-03-17 |
| JP3150020B2 true JP3150020B2 (ja) | 2001-03-26 |
Family
ID=16734594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21938593A Expired - Lifetime JP3150020B2 (ja) | 1993-09-03 | 1993-09-03 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5616939A (ja) |
| JP (1) | JP3150020B2 (ja) |
| KR (1) | KR0163781B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19945405C2 (de) * | 1999-09-22 | 2001-09-27 | Texas Instruments Deutschland | Verfahren zum Herstellen einer integrierten Schaltung mit Schaltungsmodulen und Bus-Leitungssystem |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0127100B1 (en) * | 1983-05-24 | 1990-04-11 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| JPS6089955A (ja) * | 1983-10-21 | 1985-05-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP2675659B2 (ja) * | 1990-08-10 | 1997-11-12 | 株式会社東芝 | 集積回路のセルレイアウト方法 |
| JP2508386B2 (ja) * | 1990-08-29 | 1996-06-19 | 三菱電機株式会社 | 集積回路のレイアウト構造 |
| JP2624394B2 (ja) * | 1991-06-04 | 1997-06-25 | 日本電気アイシーマイコンシステム株式会社 | ワンチップマイクロコンピュータ |
| JP3068336B2 (ja) * | 1992-07-06 | 2000-07-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
-
1993
- 1993-09-03 JP JP21938593A patent/JP3150020B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-03 KR KR1019940022196A patent/KR0163781B1/ko not_active Expired - Fee Related
- 1994-09-06 US US08/300,213 patent/US5616939A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5616939A (en) | 1997-04-01 |
| KR0163781B1 (ko) | 1999-02-01 |
| JPH0774261A (ja) | 1995-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Johnson | The NP-completeness column: An ongoing gulde | |
| US5508565A (en) | Semiconductor device having a plurality of chips having identical circuit arrangement sealed in package | |
| Abe | Unsolved problems on magic squares | |
| KR20010040263A (ko) | 고속의 정규 곱셈기 구조 | |
| JPH0456339B2 (ja) | ||
| JP3150020B2 (ja) | 半導体集積回路 | |
| JP3281234B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| EP0135019B1 (en) | Interconnection of elements on integrated cirrcuit substrate | |
| US4245324A (en) | Compact programmable logic read array having multiple outputs | |
| JP3068336B2 (ja) | 半導体集積回路 | |
| JPH0428264A (ja) | 半導体集積回路用セルライブラリ | |
| JPH0242699A (ja) | 半導体メモリ回路 | |
| US6127842A (en) | Modified adder tree structure and method using logic and gates to generate carry-in values | |
| JPS6012741A (ja) | 半導体集積回路 | |
| JP2835040B2 (ja) | 集積回路装置 | |
| JP2580982B2 (ja) | Ｌｓｉ電源配線レイアウトシステム | |
| JP3468355B2 (ja) | 半導体装置及び半導体装置システム | |
| JPS5944860A (ja) | 半導体装置 | |
| JPS63124450A (ja) | 半導体集積回路 | |
| JP2885635B2 (ja) | 半導体集積回路の設計方法 | |
| CN117217157A (zh) | 电流镜组的共质心布局及其布局方法 | |
| JPH04142059A (ja) | 半導体集積回路 | |
| JPS61218080A (ja) | コネクタボ−ドのコネクタ接続方式 | |
| JPS62257748A (ja) | ゲ−トアレイ回路 | |
| JPH01260533A (ja) | 算術演算回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001219 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100119 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130119 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140119 Year of fee payment: 13 |