JP2526779B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2526779B2 JP2526779B2 JP5083184A JP8318493A JP2526779B2 JP 2526779 B2 JP2526779 B2 JP 2526779B2 JP 5083184 A JP5083184 A JP 5083184A JP 8318493 A JP8318493 A JP 8318493A JP 2526779 B2 JP2526779 B2 JP 2526779B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- base
- emitter
- collector
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タ動作を行う半導体装置に関し、特にエミッタ・コレク
タ電流を均一に流す事により高速動作を可能にするラテ
ラルトランジスタ構造に関する。
タ動作を行う半導体装置に関し、特にエミッタ・コレク
タ電流を均一に流す事により高速動作を可能にするラテ
ラルトランジスタ構造に関する。
【０００２】
【従来の技術】一般のラテラル型バイポーラトランジス
タの半導体装置は、直線状にエミッタ・ベース・コレク
タの領域を形成する。これに対して特開昭６１−７４３
６８号公報に図１３に示すような同心円状に各領域を配
するトランジスタが開示されている。尚、同図で（Ａ）
は平面図であり、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図で
ある。このトランジスタは、半絶縁性の半導体基板６１
に中心から順にエミッタ領域となるＮ+ 型の第１領域６
２とベース領域となるＰ+ 型の第３領域６４とコレクタ
領域となるＮ+ 型の第２領域６３とをそれぞれ同心円状
に形成している。そして各領域にエミッタ電極６５，ベ
ース電極６７，コレクタ電極６６がそれぞれ接続されて
いる。
タの半導体装置は、直線状にエミッタ・ベース・コレク
タの領域を形成する。これに対して特開昭６１−７４３
６８号公報に図１３に示すような同心円状に各領域を配
するトランジスタが開示されている。尚、同図で（Ａ）
は平面図であり、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図で
ある。このトランジスタは、半絶縁性の半導体基板６１
に中心から順にエミッタ領域となるＮ+ 型の第１領域６
２とベース領域となるＰ+ 型の第３領域６４とコレクタ
領域となるＮ+ 型の第２領域６３とをそれぞれ同心円状
に形成している。そして各領域にエミッタ電極６５，ベ
ース電極６７，コレクタ電極６６がそれぞれ接続されて
いる。
【０００３】ここで第３と第１の領域間に順バイアス電
圧をあたえると、多数キャリアの注入により第３領域下
に仮想ベース領域６９が形成される。この仮想ベース領
域、すなわち注入キャリアによる電流路は、半絶縁性の
領域に形成するようにしたために、注入キャリアの拡散
長がきわめて長く、再結合速度が小さく、またコレクタ
電圧の影響を受けにくい。また同心円状にしたのでベー
ス電流・コレクタ電流・仮想ベース領域のいずれもが素
子内で均一化され、その結果、高出力、高周波用に適す
るとされている。
圧をあたえると、多数キャリアの注入により第３領域下
に仮想ベース領域６９が形成される。この仮想ベース領
域、すなわち注入キャリアによる電流路は、半絶縁性の
領域に形成するようにしたために、注入キャリアの拡散
長がきわめて長く、再結合速度が小さく、またコレクタ
電圧の影響を受けにくい。また同心円状にしたのでベー
ス電流・コレクタ電流・仮想ベース領域のいずれもが素
子内で均一化され、その結果、高出力、高周波用に適す
るとされている。
【０００４】
【発明が解決しようとする課題】しかしながら前述の従
来技術では、ＧａＡｓに代表されるような半絶縁性か高
比抵抗の半導体を用いなければ所望の特性が得られず、
材料が限定される欠点があった。また、この仮想ベース
領域は多数キャリアの注入で形成される為、高い動作電
圧をかけなければ深さ方向に大きな幅のチャンネルを形
成することができず、このため、大電流を流すにはモビ
リティを上げるなどの工夫が必要であった。さらに、ラ
テラル配置しているため仮想ベース領域の形成される部
分が長くなり、この部分を電子が走行する時間がかかる
為に、その高速性におのずと限界が生じるという欠点が
あった。また高出力化が述べられているが、そのために
は第１領域の円の形状を大きくする必要があり、これに
反比例してスピードが下がり一方、第２，第３の領域の
形状を大きくするとそれにつれてサイズが大きくなるた
め専有面積が大となる欠点があった。
来技術では、ＧａＡｓに代表されるような半絶縁性か高
比抵抗の半導体を用いなければ所望の特性が得られず、
材料が限定される欠点があった。また、この仮想ベース
領域は多数キャリアの注入で形成される為、高い動作電
圧をかけなければ深さ方向に大きな幅のチャンネルを形
成することができず、このため、大電流を流すにはモビ
リティを上げるなどの工夫が必要であった。さらに、ラ
テラル配置しているため仮想ベース領域の形成される部
分が長くなり、この部分を電子が走行する時間がかかる
為に、その高速性におのずと限界が生じるという欠点が
あった。また高出力化が述べられているが、そのために
は第１領域の円の形状を大きくする必要があり、これに
反比例してスピードが下がり一方、第２，第３の領域の
形状を大きくするとそれにつれてサイズが大きくなるた
め専有面積が大となる欠点があった。
【０００５】また一方で図１４に示す構造が、１９９
２．Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ． Ｐ５４．ＦＲＡＣＳ（Ｆｕｌｌｙ
Ｒａｄｉａｔｉｒｅ Ｃａｒｒｅｎｔ Ｄａｔｈ Ｓｔ
ｒｕｃｔｕｒｅ）に「Ａ Ｈｉｇｈ−Ｓｐｅｅｄ Ｂｉ
ｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｓｕｂ
−０．１μｍ Ｅｍｉｔｔｅｒ」と題する論文で提案さ
れている。このトランジスタは、基板５１上のシリコン
酸化膜５７により囲まれたコレクタ領域５４内に半球状
のミゾを形成し、その表面にベース領域５３をボロン拡
散で形成し、リンドープポリシリコン５６をミゾに埋め
込みエミッタ領域５２を形成し、エミッタ電極５８を形
成してトランジスタが完成する。
２．Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ． Ｐ５４．ＦＲＡＣＳ（Ｆｕｌｌｙ
Ｒａｄｉａｔｉｒｅ Ｃａｒｒｅｎｔ Ｄａｔｈ Ｓｔ
ｒｕｃｔｕｒｅ）に「Ａ Ｈｉｇｈ−Ｓｐｅｅｄ Ｂｉ
ｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｓｕｂ
−０．１μｍ Ｅｍｉｔｔｅｒ」と題する論文で提案さ
れている。このトランジスタは、基板５１上のシリコン
酸化膜５７により囲まれたコレクタ領域５４内に半球状
のミゾを形成し、その表面にベース領域５３をボロン拡
散で形成し、リンドープポリシリコン５６をミゾに埋め
込みエミッタ領域５２を形成し、エミッタ電極５８を形
成してトランジスタが完成する。
【０００６】本構造は、球状のエミッタ領域から電子が
放射状に移動することで高速動作する仕組みとなってい
る。しかし、これではベースポリシコン５５によるベー
スの引き出し形状が長く、ベース抵抗が高くなる為、遮
断周波数ｆT は高くなるものの最大発振周波数ｆｍａｘ
の向上は望めず、高周波回路への応用は難しい。
放射状に移動することで高速動作する仕組みとなってい
る。しかし、これではベースポリシコン５５によるベー
スの引き出し形状が長く、ベース抵抗が高くなる為、遮
断周波数ｆT は高くなるものの最大発振周波数ｆｍａｘ
の向上は望めず、高周波回路への応用は難しい。
【０００７】
【課題を解決するための手段】上述の欠点を解消するた
めに本発明は、基板上の表面に絶縁膜が設けられ、前記
絶縁膜上に半導体層が設けられ、前記半導体層にバイポ
ーラトランジスタが形成された半導体装置において、円
柱状の第１導電型のエミッタ領域と、前記エミッタ領域
の外周に接して前記エミッタ領域を取り囲む円筒状の第
２導電型のベース領域と、前記ベース領域の外周に接し
て前記ベース領域を取り囲む第１導電型のコレクタ領域
とを有し、前記エミッタ領域、前記ベース領域および前
記コレクタ領域の各領域は前記半導体層の表面から前記
絶縁膜に達するまで垂直又は斜めに形成されており、か
つスリット状の形状を有して前記半導体層の表面から前
記絶縁膜に達するまで前記ベース領域の円筒状の外周に
接続した一つ又は複数のベースフィンが放射状に前記コ
レクタ領域内部を延在して形成され、前記ベースフィン
の上部にベース電極が接続されているラテラル型バイポ
ーラトランジスタを具備する半導体装置にある。ここ
で、前記エミッタ領域、前記ベース領域および前記コレ
クタ領域の各領域の少なくとも一つの領域に、前記絶縁
膜に達するか又は途中まで貫通する金属電極が埋め込ま
れていることができる。また、コレクタ電極とエミッタ
引き出し電極のいずれか一方が前記半導体層の表面上に
位置し、他方が前記基板と前記絶縁膜との間に位置して
いることができる。
めに本発明は、基板上の表面に絶縁膜が設けられ、前記
絶縁膜上に半導体層が設けられ、前記半導体層にバイポ
ーラトランジスタが形成された半導体装置において、円
柱状の第１導電型のエミッタ領域と、前記エミッタ領域
の外周に接して前記エミッタ領域を取り囲む円筒状の第
２導電型のベース領域と、前記ベース領域の外周に接し
て前記ベース領域を取り囲む第１導電型のコレクタ領域
とを有し、前記エミッタ領域、前記ベース領域および前
記コレクタ領域の各領域は前記半導体層の表面から前記
絶縁膜に達するまで垂直又は斜めに形成されており、か
つスリット状の形状を有して前記半導体層の表面から前
記絶縁膜に達するまで前記ベース領域の円筒状の外周に
接続した一つ又は複数のベースフィンが放射状に前記コ
レクタ領域内部を延在して形成され、前記ベースフィン
の上部にベース電極が接続されているラテラル型バイポ
ーラトランジスタを具備する半導体装置にある。ここ
で、前記エミッタ領域、前記ベース領域および前記コレ
クタ領域の各領域の少なくとも一つの領域に、前記絶縁
膜に達するか又は途中まで貫通する金属電極が埋め込ま
れていることができる。また、コレクタ電極とエミッタ
引き出し電極のいずれか一方が前記半導体層の表面上に
位置し、他方が前記基板と前記絶縁膜との間に位置して
いることができる。
【０００８】
【実施例】以下図面を参照して本発明を説明する。
【０００９】図１は本発明の第１の実施例を示す図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面
図である。本図において基板１上に絶縁層膜８が形成さ
れ、絶縁領域７で囲まれた島領域の形状でコレクタ領域
４が形成されている。そしてその中に円柱上のＮ型エミ
ッタ領域２，このエミッタ領域２の外側に接する円筒状
のＰ型ベース領域３，このベース領域３に接続されるＰ
型ベースフィン領域５とＰ型のベースコンタクト領域６
が形成されている。そしてこれら領域２，３，４，５は
全て半導体層１１の表面１２から垂直に直線状に絶縁層
膜８に達して形成されている。
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面
図である。本図において基板１上に絶縁層膜８が形成さ
れ、絶縁領域７で囲まれた島領域の形状でコレクタ領域
４が形成されている。そしてその中に円柱上のＮ型エミ
ッタ領域２，このエミッタ領域２の外側に接する円筒状
のＰ型ベース領域３，このベース領域３に接続されるＰ
型ベースフィン領域５とＰ型のベースコンタクト領域６
が形成されている。そしてこれら領域２，３，４，５は
全て半導体層１１の表面１２から垂直に直線状に絶縁層
膜８に達して形成されている。
【００１０】このように島領域４をコレクタ領域とし
て、ラテラルバイポーラトランジスタが形成され、エミ
ッタ領域２に注入された電子はベース領域３をほぼ水平
に通り抜け、コレクタ領域４に至る動作を行い、この動
作は縦断面的には円柱状エミッタ領域の上下全ての部分
で行われる事になる。
て、ラテラルバイポーラトランジスタが形成され、エミ
ッタ領域２に注入された電子はベース領域３をほぼ水平
に通り抜け、コレクタ領域４に至る動作を行い、この動
作は縦断面的には円柱状エミッタ領域の上下全ての部分
で行われる事になる。
【００１１】また平面的には電子は中央のエミッタ領域
から放射状に、外側のコレクタ領域４に至ることにな
る。
から放射状に、外側のコレクタ領域４に至ることにな
る。
【００１２】このように、本発明は従来平面的であった
トランジスタ構造を、立体的に形成することでより多く
の電子を流すことが可能になる。
トランジスタ構造を、立体的に形成することでより多く
の電子を流すことが可能になる。
【００１３】次に図１のトランジスタの製造方法の一例
を図２乃至図４を参照して説明する。尚、図２および図
３で（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面
図である。また図４で（Ａ）は平面図、（Ｂ）は（Ａ）
のＢ−Ｂ部の断面図、（Ｃ）は（Ａ）のＣ−Ｃ部の断面
図である。
を図２乃至図４を参照して説明する。尚、図２および図
３で（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面
図である。また図４で（Ａ）は平面図、（Ｂ）は（Ａ）
のＢ−Ｂ部の断面図、（Ｃ）は（Ａ）のＣ−Ｃ部の断面
図である。
【００１４】まず、図２（Ａ），（Ｂ）に示すように、
基体１上の絶縁層膜８上にＮ型単結晶シリコン層１１を
形成し、これを絶縁領域７で取り囲んで島状領域を残
す。そしてこの島状領域内の表面１２にＰ+ 型ベースコ
ンタクト領域６を拡散もしくはイオン注入法で形成す
る。ここで絶縁層膜８は既存のウエハー張り合わせ技術
をもちいるか、あるいはＳＩＭＯＸに代表される絶縁層
埋め込み技術を用いて形成される。また絶縁領域７は熱
酸化でもＰＮ分離のいずれでも構わない。次に図３
（Ａ），（Ｂ）に示すように、エミッタ形成領域を含む
Ｐ型ベース形成領域３′およびＰ型ベースフィン領域５
を、ボロンイオンビームをスキャニングしないで固定さ
せて、（１１０）方向に、無機質のマスク材１３をマス
クとしイオン注入しその後の活性化熱処理により形成す
る。このイオン注入でイオンビームに角度がつくとチャ
ンネリングの効果が薄れるから、固定させて表面１２に
垂直に行う。すなわち、Ｎ型島状領域の面方位を（１１
０）としておき、イオン注入時のビームを固定して注入
すれば、注入されるボロンは、結晶のチャンネリング方
向に大きく進む。例えば、エネルギー７０ＫｅＶで
〈９．１１．５〉方向では、０．２５μｍの深さにピー
クをもつプロファイルが得られるが〈１１０〉方向では
０．３５〜０．９μｍまでほぼフラットな濃度をもつプ
ロファイルが得られている。ここで注入のエネルギーを
大きくすれば、より深い所でフラットな濃度プロファイ
ルが得られ、さらにいくつかの注入エネルギーを組み合
わせれば、浅い所から深い所までフラットな濃度プロフ
ァイルでの形成が可能となる。
基体１上の絶縁層膜８上にＮ型単結晶シリコン層１１を
形成し、これを絶縁領域７で取り囲んで島状領域を残
す。そしてこの島状領域内の表面１２にＰ+ 型ベースコ
ンタクト領域６を拡散もしくはイオン注入法で形成す
る。ここで絶縁層膜８は既存のウエハー張り合わせ技術
をもちいるか、あるいはＳＩＭＯＸに代表される絶縁層
埋め込み技術を用いて形成される。また絶縁領域７は熱
酸化でもＰＮ分離のいずれでも構わない。次に図３
（Ａ），（Ｂ）に示すように、エミッタ形成領域を含む
Ｐ型ベース形成領域３′およびＰ型ベースフィン領域５
を、ボロンイオンビームをスキャニングしないで固定さ
せて、（１１０）方向に、無機質のマスク材１３をマス
クとしイオン注入しその後の活性化熱処理により形成す
る。このイオン注入でイオンビームに角度がつくとチャ
ンネリングの効果が薄れるから、固定させて表面１２に
垂直に行う。すなわち、Ｎ型島状領域の面方位を（１１
０）としておき、イオン注入時のビームを固定して注入
すれば、注入されるボロンは、結晶のチャンネリング方
向に大きく進む。例えば、エネルギー７０ＫｅＶで
〈９．１１．５〉方向では、０．２５μｍの深さにピー
クをもつプロファイルが得られるが〈１１０〉方向では
０．３５〜０．９μｍまでほぼフラットな濃度をもつプ
ロファイルが得られている。ここで注入のエネルギーを
大きくすれば、より深い所でフラットな濃度プロファイ
ルが得られ、さらにいくつかの注入エネルギーを組み合
わせれば、浅い所から深い所までフラットな濃度プロフ
ァイルでの形成が可能となる。
【００１５】次に図４（Ａ），（Ｂ），（Ｃ）に示すよ
うに全面上に絶縁物を被着させ異方性エッチバックをす
ることにより無機質のマスク１３の側壁のみにこの絶縁
物のサイドウォール１４を形成する。この際、図４
（Ｃ）に示すように、ベースフィン領域５上のマスク１
３の開孔間隔は狭いからここはサイドウォール１４で完
全に埋められる。次にＡｓなどＮ型導電性物質をイオン
注入して熱活性処理を行うことによりエミッタ領域２を
形成すれば、無機層のマスク１３の側壁に付いた絶縁物
１４の下部にベース領域３が残り、本発明の図１に示す
実施例のラテラル型バイポーラトランジスタが完成す
る。
うに全面上に絶縁物を被着させ異方性エッチバックをす
ることにより無機質のマスク１３の側壁のみにこの絶縁
物のサイドウォール１４を形成する。この際、図４
（Ｃ）に示すように、ベースフィン領域５上のマスク１
３の開孔間隔は狭いからここはサイドウォール１４で完
全に埋められる。次にＡｓなどＮ型導電性物質をイオン
注入して熱活性処理を行うことによりエミッタ領域２を
形成すれば、無機層のマスク１３の側壁に付いた絶縁物
１４の下部にベース領域３が残り、本発明の図１に示す
実施例のラテラル型バイポーラトランジスタが完成す
る。
【００１６】次に図５乃至図７を参照して、図１のバイ
ポーラトランジスタの製造方法の他の例を説明する。
尚、図５乃至図７において、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ部の断面図である。
ポーラトランジスタの製造方法の他の例を説明する。
尚、図５乃至図７において、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ部の断面図である。
【００１７】まず図５に示すように、図２と同様に基体
１上に絶縁層膜８，Ｎ型シリコン層１１を形成し、絶縁
領域７に囲まれたシリコン層１１の島状領域内にスリッ
ト状のベースフィン領域５をイオン注入法で形成する。
しかる後、無機質のマスク１６をマスクにして、エミッ
タ領域と同一平面形状の円柱状孔１５をシリコン層の表
面から絶縁層膜８に達して形成する。従って、ベースフ
ィン領域５は、やや長めでもこの工程で削除される為問
題は生じない。またこのベースフィン領域５の形成のイ
オン注入の際に、横方向の広がりを生じるが、これも他
の領域に影響を与えないので問題は生じない。また、円
柱状の空間１５を形成する際、（１１０）面を有するウ
ェハーであれば、ヒドラジンなどのアルカリ性エッチン
グ液で除去すれば、垂直な空間が形成できるし、（１１
０）面以外であれば、異方性ドライエッチングで形成す
る。次に図７に示すように、円柱状孔１５内を砒素をド
ープしたポリシリコンもしくは単結晶シリコンで充填し
てＮ型エミッタ領域２を形成し、シリコン層の表面にＰ
型ベースコンタクト領域６を形成する。
１上に絶縁層膜８，Ｎ型シリコン層１１を形成し、絶縁
領域７に囲まれたシリコン層１１の島状領域内にスリッ
ト状のベースフィン領域５をイオン注入法で形成する。
しかる後、無機質のマスク１６をマスクにして、エミッ
タ領域と同一平面形状の円柱状孔１５をシリコン層の表
面から絶縁層膜８に達して形成する。従って、ベースフ
ィン領域５は、やや長めでもこの工程で削除される為問
題は生じない。またこのベースフィン領域５の形成のイ
オン注入の際に、横方向の広がりを生じるが、これも他
の領域に影響を与えないので問題は生じない。また、円
柱状の空間１５を形成する際、（１１０）面を有するウ
ェハーであれば、ヒドラジンなどのアルカリ性エッチン
グ液で除去すれば、垂直な空間が形成できるし、（１１
０）面以外であれば、異方性ドライエッチングで形成す
る。次に図７に示すように、円柱状孔１５内を砒素をド
ープしたポリシリコンもしくは単結晶シリコンで充填し
てＮ型エミッタ領域２を形成し、シリコン層の表面にＰ
型ベースコンタクト領域６を形成する。
【００１８】図８は本発明の第２の実施例として複数の
ベースフィンおよびベースコンタクトを設けたトランジ
スタをそれぞれ示す平面図である。すなわち、図８はベ
ースの抵抗値を下げる工夫の一例を示す平面図であり、
図８（Ａ）は第２のベースフィン領域２２と第２のベー
スコンタクト領域２１を有している。また図８（Ｂ）は
さらに第３のベースフィン領域２３，第３のベースコン
タクト領域２４を有している。これら増設されたベース
フィンとコンタクトにより、ベース抵抗のうちベース領
域３に至るまでの抵抗値を半減、又は、１／３にするこ
とが可能となる。またベース領域３の抵抗値も距離が半
分、又は、１／３となるためそれぞれ低減が可能となる
構造が提供できる。従ってベースフィンとベースコンタ
クトを低減すれば、さらなる低減が可能となる。
ベースフィンおよびベースコンタクトを設けたトランジ
スタをそれぞれ示す平面図である。すなわち、図８はベ
ースの抵抗値を下げる工夫の一例を示す平面図であり、
図８（Ａ）は第２のベースフィン領域２２と第２のベー
スコンタクト領域２１を有している。また図８（Ｂ）は
さらに第３のベースフィン領域２３，第３のベースコン
タクト領域２４を有している。これら増設されたベース
フィンとコンタクトにより、ベース抵抗のうちベース領
域３に至るまでの抵抗値を半減、又は、１／３にするこ
とが可能となる。またベース領域３の抵抗値も距離が半
分、又は、１／３となるためそれぞれ低減が可能となる
構造が提供できる。従ってベースフィンとベースコンタ
クトを低減すれば、さらなる低減が可能となる。
【００１９】図９は本発明の第３の実施例を示す断面図
である。本実施例のエミッタ領域２とコレクタ領域４に
それぞれ金属電極９を埋め込むことによりエミッタ抵抗
とコレクタ抵抗とを低減する工夫をしている。このよう
に金属電極９を埋め込むことにより、トランジスタの上
下間のエミッタまたはコレクタの各抵抗値を下げること
ができ、このトランジスタの上側と下側の電流量のアン
バランス低減を図ることができる。
である。本実施例のエミッタ領域２とコレクタ領域４に
それぞれ金属電極９を埋め込むことによりエミッタ抵抗
とコレクタ抵抗とを低減する工夫をしている。このよう
に金属電極９を埋め込むことにより、トランジスタの上
下間のエミッタまたはコレクタの各抵抗値を下げること
ができ、このトランジスタの上側と下側の電流量のアン
バランス低減を図ることができる。
【００２０】図１０は本発明の第４の実施例を示す平面
図である。この実施例ではベースコンタクト領域にも埋
め込み金属電極３２を埋設した例であり、前述のコレク
タ，エミッタの各抵抗値低減と同様の効果をもたらせる
ことができる。またコレクタ側埋設金属電極３３は、Ｃ
字状に配置されており、これによりエミッタ領域２から
放射状にでる電子を均一にとらえることが可能となる。
この例では図８の様に２つ以上ベースフィン，ベースコ
ンタクトを組み合わせることも問題無く、例えば図８
（Ａ）ではコレクタ埋設金属電極３３は、半弧状のもの
を２つ埋設すれば所望の効果を生み出す。
図である。この実施例ではベースコンタクト領域にも埋
め込み金属電極３２を埋設した例であり、前述のコレク
タ，エミッタの各抵抗値低減と同様の効果をもたらせる
ことができる。またコレクタ側埋設金属電極３３は、Ｃ
字状に配置されており、これによりエミッタ領域２から
放射状にでる電子を均一にとらえることが可能となる。
この例では図８の様に２つ以上ベースフィン，ベースコ
ンタクトを組み合わせることも問題無く、例えば図８
（Ａ）ではコレクタ埋設金属電極３３は、半弧状のもの
を２つ埋設すれば所望の効果を生み出す。
【００２１】図１１は本発明の第５の実施例を示す断面
図である。この実施例では、トランジスタの上下での電
流量アンバランスを解消する為の工夫をしてあり、エミ
ッタ電極とコレクタ電極の取り出しをそれぞれ相対する
側から行う例である。すなわち、エミッタ側は上側から
電極３４を取り出し、コレクタ４側は埋設した下側の電
極３６から取り出している。このような工夫によりエミ
ッタ電極から流れ込む電子は全て下側のコレクタ電極３
６に向かって流れ、局部集中は生じない。なお、エミッ
タとコレクタの電極の取り出し方向は逆であってもなん
ら問題無い。又、本実施例の構造の製法の一例として
は、図９または図１０の形状が作られた後にコレクタ電
極のみを形成し、その後裏面を研削し、エミッタ，ベー
ス領域を露出させた後、別の基板１に接着層１０で接着
し、次いでエミッタ，ベースの両電極を形成して成る。
図である。この実施例では、トランジスタの上下での電
流量アンバランスを解消する為の工夫をしてあり、エミ
ッタ電極とコレクタ電極の取り出しをそれぞれ相対する
側から行う例である。すなわち、エミッタ側は上側から
電極３４を取り出し、コレクタ４側は埋設した下側の電
極３６から取り出している。このような工夫によりエミ
ッタ電極から流れ込む電子は全て下側のコレクタ電極３
６に向かって流れ、局部集中は生じない。なお、エミッ
タとコレクタの電極の取り出し方向は逆であってもなん
ら問題無い。又、本実施例の構造の製法の一例として
は、図９または図１０の形状が作られた後にコレクタ電
極のみを形成し、その後裏面を研削し、エミッタ，ベー
ス領域を露出させた後、別の基板１に接着層１０で接着
し、次いでエミッタ，ベースの両電極を形成して成る。
【００２２】図１２は本発明の第６の実施例をそれぞれ
示す断面である。この実施例は、一定の深さしか利用で
きない時にトランジスタの長さを長くする工夫をしてあ
る。すなわち、斜め方向に〈１１０〉が形成されたサブ
ストレートを用い、その〈１１０〉方向からイオン注入
することにより図１２（Ａ）の形状を得るもので、例え
ば４５°の方向であれば約ルート２倍（２の平方根倍）
長くすることが可能となる。又、図１２（Ｂ）は、トラ
ンジスタの上下での電流のアンバランスを解消する工夫
の一つをしたものであり、上側ではエミッタコレクタ間
の距離を置き、底側は接近させて成る構造を有してい
る。これにより、コレクタ抵抗が下方向に向かって増加
する分をコレクタ電極とベース間の距離を置くことで相
殺している。
示す断面である。この実施例は、一定の深さしか利用で
きない時にトランジスタの長さを長くする工夫をしてあ
る。すなわち、斜め方向に〈１１０〉が形成されたサブ
ストレートを用い、その〈１１０〉方向からイオン注入
することにより図１２（Ａ）の形状を得るもので、例え
ば４５°の方向であれば約ルート２倍（２の平方根倍）
長くすることが可能となる。又、図１２（Ｂ）は、トラ
ンジスタの上下での電流のアンバランスを解消する工夫
の一つをしたものであり、上側ではエミッタコレクタ間
の距離を置き、底側は接近させて成る構造を有してい
る。これにより、コレクタ抵抗が下方向に向かって増加
する分をコレクタ電極とベース間の距離を置くことで相
殺している。
【００２３】なお、上記実施例では埋め込み金属電極
は、Ｗ（タングステン）、ＴｉＷ（タイタン）、Ａｌ
（アルミ）などの金属を想定しているが、これ以外の金
属やポリシリコン等で代用することを禁止するものでは
ない。
は、Ｗ（タングステン）、ＴｉＷ（タイタン）、Ａｌ
（アルミ）などの金属を想定しているが、これ以外の金
属やポリシリコン等で代用することを禁止するものでは
ない。
【００２４】
【発明の効果】以上説明した様に、本発明によるラテラ
ル構造をもつトランジスタは次のような効果を有する。
ル構造をもつトランジスタは次のような効果を有する。
【００２５】１．ベース領域を短く形成できるため電子
の走行距離が短く、高速性に優れている。
の走行距離が短く、高速性に優れている。
【００２６】２．基板の深さ方向にトランジスタが形成
される為、同一占有面積でありながら種々の長さのトラ
ンジスタが作れ、小電流から大電流までの電流を扱うこ
とができる。
される為、同一占有面積でありながら種々の長さのトラ
ンジスタが作れ、小電流から大電流までの電流を扱うこ
とができる。
【００２７】３．シリンドリカルタイプのトランジスタ
でかつエミッタ、ベース、コレクタがそれぞれ接触して
おり、低電圧で駆動でき、仮想ベース領域を形成する為
に必要な高電圧が不要となる。
でかつエミッタ、ベース、コレクタがそれぞれ接触して
おり、低電圧で駆動でき、仮想ベース領域を形成する為
に必要な高電圧が不要となる。
【００２８】４．ベース抵抗を下げる手段を提供するた
めに最大発振周波数の向上につながる。
めに最大発振周波数の向上につながる。
【図１】本発明の第１の実施例を示す図であり、（Ａ）
は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
【図２】第１の実施例のバイポーラトランジスタを製造
する方法の一例の一工程を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
する方法の一例の一工程を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
【図３】図２の後の一工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
【図４】図３の後の一工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図、（Ｃ）は
（Ａ）のＣ−Ｃ部の断面図である。
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図、（Ｃ）は
（Ａ）のＣ−Ｃ部の断面図である。
【図５】第１の実施例のバイポーラトランジスタを製造
する方法の他の例の一工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
する方法の他の例の一工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
【図６】図５の後の一工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
【図７】図６の後の一工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
【図８】本発明の第２の実施例を示す図であり、（Ａ）
および（Ｂ）はそれぞれたがいに異なる態様の平面図で
ある。
および（Ｂ）はそれぞれたがいに異なる態様の平面図で
ある。
【図９】本発明の第３の実施例を示す断面図である。
【図１０】本発明の第４の実施例を示す平面図である。
【図１１】本発明の第５の実施例を示す断面図である。
【図１２】本発明の第６の実施例を示す図であり、
（Ａ）および（Ｂ）はそれぞれたがいに異なる態様の断
面図である。
（Ａ）および（Ｂ）はそれぞれたがいに異なる態様の断
面図である。
【図１３】従来技術のバイポーラトランジスタを示す図
であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の
断面図である。
であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の
断面図である。
【図１４】他の従来技術のバイポーラトランジスタを示
す断面図である。
す断面図である。
１，５１，６１ 基板 ２ エミッタ領域 ３ ベース領域 ３′ エミッタ形成領域を含むベース形成領域 ４ コレクタ領域 ５，２２，２３ ベースフィン領域 ６，２１，２４ ベースコンタクト領域 ７ 絶縁領域 ８ 絶縁層膜 ９，３１，３２，３３ 埋込金属電極 ３５，３６ 電極 １０ 接着層 １１ シリコン層 １２ シリコン層の表面 １３，１６ マスク １４ サイドウォール １５ 円柱状孔 ５２ エミッタ ５３ ベース ５４ コレクタ ５５ ベースポリシリコン ５６ エミッタポリシリコン ５７ 酸化膜 ６２ 第１領域 ６３ 第２領域 ６４ 第３領域 ６９ 仮想ベース領域 ５８，６５，６６，６７ 電極
Claims (3)
- 【請求項１】 基板上の表面に絶縁膜が設けられ、前記
絶縁膜上に半導体層が設けられ、前記半導体層にバイポ
ーラトランジスタが形成された半導体装置において、円柱状の第１導電型のエミッタ領域と、前記エミッタ領
域の外周に接して前記エミッタ領域を取り囲む円筒状の
第２導電型のベース領域と、前記ベース領域の外周に接
して前記ベース領域を取り囲む第１導電型のコレクタ領
域とを有し、前記エミッタ領域、前記ベース領域および
前記コレクタ領域の各領域は前記半導体層の表面から前
記絶縁膜に達するまで垂直又は斜めに形成されており、
かつスリット状の形状を有して前記半導体層の表面から
前記絶縁膜に達するまで前記ベース領域の円筒状の外周
に接続した一つ又は複数のベースフィンが放射状に前記
コレクタ領域内部を延在して形成され、前記ベースフィ
ンの上部にベース電極が接続されていることを 特徴とす
るラテラル型バイポーラトランジスタを具備する半導体
装置。 - 【請求項２】 前記エミッタ領域、前記ベース領域およ
び前記コレクタ領域の各領域の少なくとも一つの領域
に、前記絶縁膜に達するか又は途中まで貫通する金属電
極が埋め込まれていることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 コレクタ電極とエミッタ引き出し電極の
いずれか一方が前記半導体層の表面上に位置し、他方が
前記基板と前記絶縁膜との間に位置していることを特徴
とする請求項１もしくは請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083184A JP2526779B2 (ja) | 1993-04-09 | 1993-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083184A JP2526779B2 (ja) | 1993-04-09 | 1993-04-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06295920A JPH06295920A (ja) | 1994-10-21 |
| JP2526779B2 true JP2526779B2 (ja) | 1996-08-21 |
Family
ID=13795236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083184A Expired - Lifetime JP2526779B2 (ja) | 1993-04-09 | 1993-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526779B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415379B1 (ko) * | 2002-01-08 | 2004-01-16 | 주식회사 케이이씨 | 3차원 홀 소자 및 그 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2503460B2 (ja) * | 1986-12-01 | 1996-06-05 | 三菱電機株式会社 | バイポ−ラトランジスタおよびその製造方法 |
| JPH01246871A (ja) * | 1988-03-29 | 1989-10-02 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
| JPH0479230A (ja) * | 1990-07-20 | 1992-03-12 | Seiko Epson Corp | 薄膜半導体装置 |
| JP2511318B2 (ja) * | 1990-10-01 | 1996-06-26 | 猛英 白土 | バイポ―ラトランジスタ |
| JP2501141B2 (ja) * | 1991-03-20 | 1996-05-29 | 富士通株式会社 | 半導体装置とその製造方法 |
-
1993
- 1993-04-09 JP JP5083184A patent/JP2526779B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06295920A (ja) | 1994-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7911024B2 (en) | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof | |
| US20030160270A1 (en) | Power semiconductor component, IGBT, IEGT, field-effect transistor, and method for fabricating the semiconductor component | |
| EP2086012A1 (en) | Reverse-conducting insulated gate bipolar transistor and method for manufacturing such a reverse-conducting insulated gate bipolar transistor | |
| JP2001168333A (ja) | トレンチゲート付き半導体装置 | |
| JP2002110978A (ja) | 電力用半導体素子 | |
| JPH0344969A (ja) | Ｍｏｓ制御バイポーラ・パワー半導体素子 | |
| JP2000299464A (ja) | パワートレンチｍｏｓゲート装置およびその製造方法 | |
| US6917060B2 (en) | Lateral semiconductor device and vertical semiconductor device | |
| EP0091686B1 (en) | Semiconductor device having a diffused region of reduced length and method of fabricating the same | |
| US4567641A (en) | Method of fabricating semiconductor devices having a diffused region of reduced length | |
| CN113345807B (zh) | 一种半导体器件制备方法 | |
| JPH0715011A (ja) | 自動調心陰極パターンを有する絶縁ゲートバイポーラトランジスタ及びその製造方法 | |
| JP2002009082A (ja) | 半導体装置および半導体装置の製造方法 | |
| US4966858A (en) | Method of fabricating a lateral semiconductor structure including field plates for self-alignment | |
| JPH09503348A (ja) | 高い降伏電圧を有する半導体素子 | |
| JPH08228001A (ja) | 半導体装置及びその製造方法 | |
| US20230103191A1 (en) | Reverse-conducting igbt device and manufacturing method thereof, inverter stage | |
| JP2526779B2 (ja) | 半導体装置 | |
| JP3977676B2 (ja) | 半導体装置及びその製造方法 | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| JP3371836B2 (ja) | 半導体装置 | |
| JP2809025B2 (ja) | バイポーラトランジスタ | |
| JP2002100774A (ja) | 高耐圧半導体装置 | |
| JP2808882B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH07193244A (ja) | 電界効果により制御可能の半導体デバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960416 |