JP2537484B2 - 分布ア―ビトレ―シヨン回路 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は共通担体上に搭載あるいはこの中に形成され
た素子、より詳細にはシリコンウエーハの中に形成ある
いはこれに搭載されたシリコン集積回路チツプに関す
る。

発明の背景 高速大容量メモリのコンピユータに対する要請は１個
のシリコン ウエーハを10個、100個、あるいは1000個
の集積回路の担体として使用するウエーハ規模の集積を
必要とするに至つている。これら集積回路はウエーハ内
に形成され互いにｐ−ｎ接合あるいは絶縁層分離によつ
て分離される。そしてウエーハの最上部の平面上にある
いはこれを覆うようにして形成された導体が回路を相互
接続する機能を果す。これとは別の類似の接続方法とし
ては、全体的に形成された集積回路を半導体ウエーハに
搭載した後に該回路を導体で相互接続する方法がある。
この実現方法の１例としては、IEEEトランザクシヨン
オン エレクトロン デイバイス（IEEE Transaction o
n Electron Devicss）、Vol.ED−15、No.9、1968年９
月、ベージ660−663の「大規模集積のためのウエーハチ
ツプ アセンブリ（Wafer−Chip Assembly for Large−
Scale Integration）」と題する論文がある。

これら構造の殆どにおいて、複数の集積回路が１つの
共通データ バスに接続され、また各々が共通アービト
レーシヨン回路に結合されるが、該アービトレーシヨン
回路は、２個あるいはそれ以上の回路が概むね同時ある
いは所定の期間内にデータ バスへのアクセスを得るこ
とを求めた場合にどの回路がアクセスを得るべきである
かを決定する。共通アービトレーシヨン回路の１つの問
題点は配線を複数にし、従つて、ある半導体ウエーハ上
に使用できる回路の数を制限し、また２個のチツプ間の
トランザクシヨンを必要とし、これが速度性能に悪影響
を与えることである。

従つて、共通のデータ バスを持つ多重チツプに要求
されるアービトレーシヨン機能を先行技術に見られるよ
うな配線及び速度上の制約を受けることなく達成するこ
とが要求される。

発明の要約 これら制約は以下の装置、つまり各々が信号コンジッ
ト経路に接続され該信号コンジット経路へのアクセスの
優先順位を付与された複数の素子回路、それぞれが前記
素子回路のうちの１つの優先順位に対応するそれぞれに
関連する優先順位を付与された複数のアービトレーショ
ン コンジット経路、及びクロック信号を伝送するため
のクロック コンジット経路から成る回路であって、該
素子回路のそれぞれが、場合によっては最低の優先順位
を持つ素子回路を除いて、複数あるアービトレーション
要求回路のうちの１つを含み、該素子回路のそれぞれ
が、場合によっては最も高い優先順位を持つ素子回路を
除いて、複数あるアービトレーション決定回路のうちの
１つを含み、各々のアービトレーション要求回路が制御
端子と第１及び第２の出力端子を有する第１の伝送ゲー
ト素子から成り、該制御端子が第１の結合手段を介して
前記クロック コンジット経路に結合され、該第１及び
第２の出力端子が、それぞれ個別に、その端子回路が信
号コンジット経路へのアクセスを望むか否か決定する該
素子回路 の部分と、場合によっては最低の優先順位を持つ素子回
路における伝送ゲート素子を除いて、複数あるアービト
レーション コンジット経路の１つとに接続され、それ
ぞれのアービトレーション決定回路が、少なくともより
優先順位の高い素子回路の数に等しい数の入力端子を有
する１つのバイナリイ論理ゲートあるいはその論理的等
価物を含み、所与の１つの素子回路のアービトレーショ
ン決定回路におけるバイナリイ論理ゲート又はその論理
的等価物の入力端子のそれぞれが、より優先順位の高い
アービトレーション コンジット経路の１つに接続し、
又はその所与の１つの素子回路のアービトレーション要
求回路の前記第１の伝送ゲートの第２の出力端子に接続
し、各々のアービトレーション決定回路が更にラッチ回
路素子と第２の伝送ゲート素子とを有し、該第２の伝送
ゲート素子が、前記第１の結合手段と相補的な第２の結
合手段を介しクロック コンジット経路に結合される制
御端子と、それぞれが前記バイナリイ論理ゲート又はそ
の論理的等価物及び前記ラッチ回路素子の入力端子に結
合する第１及び第２の出力端子を有する回路によつて解
決される。

本発明の好ましい実施態様においては、半導体ウエー
ハがこの中に形成されたあるいはこれに搭載された複数
の素子回路を持つ。この素子回路は典型的にはシリコン
集積回路であり、これはチツプと呼ばれる。これらチツ
プの幾つかは共通データ バスに結合され、少なくとも
２個あるいはそれ以上のチツプはあるチツプから別のチ
ツプに信号情報を伝送するためにデータ バスへのアク
セスを選択的に必要とする。これらチツプの各々は情報
のデータ バスへの伝送に関しての優先順位を持つ。担
体と少なくとも幾つかのチツプは同一物質である。デー
タ バスへのアクセスを必要とするチツプの各々はアー
ビトレーシヨン要求回路とアービトレーシヨン決定回路
を含む。アービトレーシヨン要求回路はそのチツプから
データ バスへのアクセス権を与えられることを要求す
る信号を選択的に送ることによつてそのチツプがデータ
バスを介して他のチツプに情報を伝送できるようにす
る。

アービトレーシヨン決定回路はデータ バスに結合さ
れた他のチツプのどれがある任意の所定の期間内にデー
タ バスへのアスセスを要求しているかを検出し、その
期間においてそのチツプがデータ バスにアクセスを希
望している他のチツプのいずれよりも高い優先順位を持
つときは、そのチツプがデータ バスへのアクセスを得
ることを可能とする。複数のアービトレーシヨン コン
ジツト（導体）が存在する。各々のアービトレーシヨン
要求回路は、場合によつては最も低い所定の優先順位を
持つアービトレーシヨン要求回路を除いて、別個のアー
ビトレーシヨン決定回路の１つに結合された出力端子を
持つ。典型的には、各々のアービトレーシヨン回路は、
場合によつては最も高い所定の優先順位をもつチツプの
アービトレーシヨン決定回路を除いて、幾つかのアービ
トレーシヨン導体に結合される。

共通バスへの選択的なアクセスを必要とする各々のチ
ツプの一部として別個の独自のアービトレーシヨン要求
回路及び別個の独自のアービトレーシヨン回路を提供す
ることは、各々のチツプを中央アービトレーシヨン決定
回路に別個に接続する必要をなくすために、システムを
相互接続するための配線の複雑さを減少する。従つて、
チツプを共通回路にいかにして結合するかに関係なく並
びに２個の回路のトランザクシヨンを行う必要性と関連
する速度の低下を起すことなく各種の異なる構成に相互
接続することができる。

この素子回路（チツプ）は、中央処理装置（CPU）、
メモリ管理装置（MMU）、マス アクセラレーシヨン装
置（MAU）、直接メモリ アクセス コントローラ（DMA
C）、ダイナミツク ランダム アクセス メモリ（DRA
M）、スタテイツク ランダム アクセス メモリ（SRA
M）、読出し専用メモリ（ROM）、ゲートウエイ（GTW
Y）、あるいはアナログ回路並びに光信号の送信及び受
信を行う回路などを含む各種の他の回路に適用できる。

実施例の詳細な説明 以下に図面を参照しながら本発明の好ましい実施態様
の説明を行う。

第１図にはチツプ０、チツプ１、…チツプ７、並びに
チツプＮ及びチツプＮ＋１として示される集積回路（チ
ツプ）を持つウエーハ12から成るシステムが示される。
これらチツプは、単に、ウエーハ12の一部として存在す
るあるいはウエーハ12に取り付けられる複数のチツプの
一部を示すものである。ウエーハは担体と呼ばれ、チツ
プは集積回路、素子回路、あるいはICとも呼ばれる。チ
ツプ０、１、…７はデータ／アドレスバス１及びデータ
／アドレス バス２に接続して示されている。以下にチ
ツプ０、１、…７とデータ／アドレス バス２との相互
作用を説明する。本発明の使用にはデータ／アドレス
バス１の存在は必要でない。データ／アドレス バスの
各々は信号コンジツト経路とも呼ばれる。チツプＮ及び
Ｎ＋１はデータ／アドレス バス２とデータ／アドレス
バスＭに結合して示されている。チツプ０、１、…７
の各々は別個のアービトレーシヨン要求回路（ARC0、AR
C1、…ARC7として示される）及び別個のアービトレーシ
ヨン決定回路（AC0、AC1、…AC7として示される）を含
む。ARC0はチツプ０が８個のチツプの中の最低の優先順
位を持つときは必要でない。チツプ０、１、…７はある
チツプから別のチツプあるいはデータ／アドレス バス
２に結合されたある回路（図解なし）に信号情報を送る
には選択的にデータ／アドレス バス２へのアクセスを
得ることを必要とする。ARCとACは、通常、一体となつ
て動作し、任意の時間あるいは任意の期間内に８個のチ
ツプの１つのみがデータ／アドレス バス２に情報を送
る（伝送する）ことを許す。基本的に、この機能を遂行
するのに他のアービトレーシヨン要求回路あるいはアー
ビトレーシヨン決定回路は必要でない。このため各種の
チツプを所望の構造に構成するのに大きな柔軟性を持
つ。

アービトレーシヨン コンジツト経路として呼ばれる
７個のアービトレーシヨン回線（導体）、A1、A2…A7が
存在するが、各々ARC1、ARC2…ARC7はA1、A2…A7に結合
される。ARC0はどのアービトレーシヨン コンジツト経
路にも結合されない。チツプ１から７のAC回路はA1、A
2、…A7回線あるいは基準電位に接続されるが、チツプ
７は最高の優先順位を持ち、続く各々のチツプは順に低
い優先順位を持ち、そしてチツプ０は最低の優先順位を
持つ。チツプ７のAC回路はアービトレーシヨン回線に接
続されない。これはチツプ０から７の動作のサイクルの
アクセス要求期間において、チツプ７がデータ／アドレ
ス バス２へのアクセスを要求しているときは、動作の
サイクルの次の適当な伝送期間において、たとえ他の７
個の全てのチツプがアクセスを要求しているときでも、
チツプ７がアクセスを得ることを意味する。チツプ０は
同時にあるいは動作のサイクルのアクセス要求期間（選
択された期間）のある期間内に他の７個の全てのチツプ
がアクセスを要求してないときにのみアクセスを得るこ
とができる。

AC0、AC1、…AC7の各々は第２図に示すように８個の
端子０、１、２、３、４、５、６、及び７を持つ。AC1
の端子１、AC2の入力端子１及び２、AC3の入力端子１、
２、及び３（図示なし）AC4の入力端子１、２、３及び
４（図示なし）、AC5の入力端子１、２、３、４及び５
（図示なし）、AC6の入力端子１、２、３、４、５及び
６（図示なし）及びAC7の入力端子１、２、３、４、
５、６、及び７は基準電位Vref.に結合される。AC0の入
力端子１、２、３、４、５、６及び７は、それぞれ、A1
からA7に結合される。AC1の入力端子２から７は、それ
ぞれA2からA7に結合される。AC2の入力端子３から７
は、それぞれAC3からAC7に結合される。AC3の入力端子
４から７は、それぞれ、A4からA7に結合される。AC4の
入力端子５から７は、それぞれ、A5からA7に結合され
る。

クロツク回線C1はクロツクコンジツト経路とも呼ばれ
るが、ARC0からARC7の各々及びインバータ回路I01、I1
1、…I71の入力端子に結合される。I01、I11、…I71の
各々の出力端子は、それぞれ、AC0、AC1、…AC7に結合
される。残りの回線ＲはAC0、AC1、…AC7の各々に結合
される。ARC0からARC7の各々の出力端子は、それぞれ、
インバータI02、I12、…I72の入力端子に結合される。I
02、I12、…I72の各々の出力端子は、それぞれAC0、AC
1、…AC7の入力端子に結合される。

第２図には、ARC1及びAC1の素子部分を示す第１図の
システム10の１部分が示される。ARC0及びARC2からARC7
は基本的にARC1と同一の構造を持つ。AC0及びAC2からAC
7は基本的にAC1と同一の構造を持つ。ARC1は電界効果型
トランジスタとして示されるゲート装置Q1、及び非反転
ドライバ回路D1を含む。Q1のゲートはC1に結合される。
Q1の第１の出力端子及びD1の入力端子は節点14に結合さ
れる。Q1の第２の出力端子はチツプ１のチツプ１がデー
タ／アドレス バス２へのアクセスを要求するか否かを
決定する部分に結合される。D1の出力端子はA1及びイン
バータI12の入力端子の１つに結合される。AC1は入力端
子０、１、２、３、４、５、６及び７を持つ８入力AND
ゲート22、電界効果型トランジスタとして示されるゲー
ト装置Q2、及びラツチ回路24を含む。Q2のゲートはイン
バータ回路I11の出力端子即ち節点16に結合される。I11
の入力端子はC1に結合される。ANDゲート22の出力端子
はQ2の出力端子の１つ即ち節点18に結合される。Q2の第
２の出力端子はラツチ回路24の入力端子即ち節点20に結
合される。ラツチ回路の出力端子はチツプ２がデータ／
アドレス バス２に情報を送る事を可能にするチツプ２
の部分に結合される。

チツプ０、１、２、３、４、５、６及び７の動作は基
本的には以下の通りである。動作のサイクルの開始にお
いて、クロツク信号とリセツト信号が共に高値、つまり
“1"となる。これはAC0からAC7の全てのラツチ回路の全
ての出力端子を全て低値、つまり“0"にセツトする。ク
ロックの次に続くサイクルの開始時点で（つまり、クロ
ックが“0"から“1"になると）、そのリセット信号は
“1"から“0"に変化し、そしてチツプ０から７の各々は
それと関連するARC回路から“1"あるいは“0"を生成す
る。“1"はその“1"を生成しているチツプがこの時点に
おいてデータ／アドレス バス２へのアクセスを得る必
要がないことを示す。“0"はその“0"を生成しているチ
ツプがこの時点においてデータ／アドレス バス２への
アクセスを希望することを示す。チツプ０から７は、こ
こでは説明の目的上でのみ、チツプ７が最高の優先順位
を持ち（つまり、これがデータ／アドレス バス２への
アクセスを必要とすれば、これは他の７個のチツプがア
クセスを必要とするか否かにかかわらずアクセスを得る
ことができ）、そしてチツプ０は最低の優先順位を持つ
（つまり、これは他の７個のチツプのどれもがアクセス
を必要しない場合にのみアクセスを得ることができる）
構成及び接続を持つ。優先順位はチツプの指定番号とと
もに減少する。

基準電位Vrefの規模及び極性はこれが論理“1"のレベ
ルとなるように選択される。チツプ７が“0"をARC7から
A7に送ると、AC0からAC6のANDゲートの各々の７番目の
入力端子が“0"入力信号を受信し、従つて、ANDゲート
の各々の出力信号は全て“0"となる。このクロツク サ
イクルの後半（つまり、クロツク信号は“0"となる）に
おいて、AC0からAC6の各々のゲート装置（つまり、Q2）
が起動され、そして７個のANDゲートの出力端子の所の
“0"が７個のラツチ回路の各々への入力信号となる。こ
れはこれら７個のラツチ回路の各々と出力を“0"レベル
にする。これはチツプ０から６の各々にこれがデータ／
アドレス バス２に送ることを希望する情報がデータ／
アドレス バス２に到達しないようにする。AC7はAC7の
入力端子１から７はVrefに結合されているためこれら入
力端子上に“1"入力信号を受信し、ARC7は“0"を生成し
ておりこれはI72によつて反転されるため入力端子０上
に“1"を受信する。AC7のANDゲートへの８個の“1"の入
力信号はこの出力端子に“1"のレベルを取らせる。クロ
ツク サイクルの後半において、AC7のQ2は起動され、
この“1"信号がAC7のラツチ回路への入力となる。これ
はこのラツチ回路の出力端子を“1"にセツトするが、こ
れはチツプ７が情報をデータ／アドレス バス２に伝送
することを許す。

ここで、チツプ１がクロツクの次のサイクルにおいて
データ／アドレス バス２へ情報伝送することを希望
し、この時点において、それより高い優先順位を持つ全
てのチツプが情報の伝送を希望しないものと仮定する。
これは結果として、A2からA7を“1"としA1を“0"とす
る。A1が“0"になると、これはAC0のANDゲートへの入力
の１つが“0"となり、従つて、AC0のANDゲートが“0"出
力を持ち、同様に対応するラツチ回路がクロツクが低値
（“0"）となると“0"出力を持つためチツプ０がデータ
／アドレス バス２へのアクセスを得ることを抑止（防
止）する。AC1のANDゲートの入力端子１から７はARC1が
“1"であるため０入力端子と同様全て“1"となる。これ
はAC1のラツチ回路を“1"とし、これは、一方、このラ
ツチ回路の出力端子を“1"とする。これはチツプ１がデ
ータ／アドレス バス２に情報を伝送することを可能に
する。チツプ１が伝送を希望するが、これより高い優先
順位を持つ１つあるいは複数のチツプも伝送することを
希望するときは、チツプ１はAC1のANDゲートの入力端子
の１から７の１つあるいは複数が“0"となるために伝送
を行わない。

つぎに、クロツクの次のサイクルにおいてチツプ０が
データ／アドレス バス２に情報を伝送することを希望
し、他の全てのチツプがこれを希望しないと仮定する。
AC0のANDゲートの入力端子１から７の全ては“1"であ
り、これの入力端子０も“1"である。AC0のANDゲートの
８個の入力端子の全てが“1"となると、ANDゲートの出
力は“1"となり、クロツク サイクルの次の期間におい
てこれと関連するラツチ回路は“1"の出力レベルを取
る。この結果、チツプ０はデータ／アドレス バス２に
情報を伝送する。I02はAC0のANDゲートの出力端子が入
力端子０が“1"であるか否かにかかわらず“1"を確保で
きるためこれが常に必要ではなく、場合によつては省略
できる。結果として、チツプ０は他のチツプが伝送を必
要としない全ての期間に“ランダム データ”を伝送す
ることとなる。典型的には、伝送される情報はこれが正
当であることを示す少なくとも１つのビツトを含む。チ
ツプ０がこのビツトなしに伝送を行うと、この情報は結
果として他の全てのチツプによつて無視される。I02を
除去すると、チツプ０は、同時に他のチツプがデータ／
アドレス バス２へのアクセスを要求を行つていないと
きはこの要求を行うことなくアクセスを確保できること
となる。これはクロクツの動作の１サイクルを節約し、
従つて、速度性能を向上させる。

チツプ０と他のもう１つのチツプがデータ／アドレス
バス２への伝送を同時に要求すると、他のチツプがAC
0を不能とし、データ／アドレス バス２へのアクセス
を得る。

あるチツプがバス２へのアクセスを得ると、これはク
ロツクの次のサイクルの前半においてその情報を伝送
し、この情報はバス２に結合された他の全てのチツプに
よつて受信される。伝送された情報はこのサイクルの後
半において復号されるが、その情報の受信者とされる１
つあるいは複数のチツプのみがこれを受信及び復号す
る。伝送された情報を受信したチツプは次のクロツク
サイクルの前半においてACK回線（ACK）上に肯定応答信
号をあるいは話中回線（BY）上に話中信号を送りもど
す。情報を送つているチツプは肯定応答信号を受信する
と、同一の信号を再送信しない。これが話中信号を受信
したり、応答信号を受信しないときは、これは同一の情
報を続いて伝送する。

ここに説明の実施態様は本発明の一般的な原理を説明
するためのものである。本発明の精神に矛盾することな
く各種の変更が可能である。例えば、AC0からAC7のAND
ゲートへの入力１から７の各々をこれら入力端子をA1か
らA7の複数の各種の組合せに結合するようにプログラム
できるあるいはプログラムされた回路に接続し、チツプ
の優先順位をデータ／アドレス バスへのアクセスを得
る必要が生じる前に変更できるようにすることができ
る。ARC0からARC7もプログラムできるあるいはプログラ
ムされた回路を通じて結合することによつてこれを必要
に応じて結合することができる。さらに、同一のウエー
ハ上に存在し他のデータ／アドレス バスに結合された
複数の他のチツプにそのデータ／アドレス バスへのア
クセスを選択的に必要とする全てのチツプ上に含まれる
分布アービトレーシヨン要求回路及びアービトレーシヨ
ン決定回路を提供することもできる。さらに、別個のデ
ータ／アドレス バスをゲート回路を介して互いに結合
することもできる。さらに、データ／アドレス バスは
アルミニウム、不純物を混入したポリシリコン、あるい
は他の導体、あるいは光フアイバ、空気などの光学結合
装置であつてもよい。さらに、ウエーハ及びチツプはGa
As、GaAsInPのような第III−Ｖ族の半導体化合物であつ
てもよい。さらに、チツプのあるものにあるバスに対す
るバイアスを提供させそのバスに情報を伝送しないよう
にすることもできる。さらに、チツプの数は、基本的に
２個以上のいかなる数であつてもよい。さらに、多重サ
イクルのアービトレーシヨンを行うこともできる。さら
に、ゲートへの入力信号が変えられるときはANDゲート
の変りに他の形式のゲートを使用することもできる。さ
らに、担体として示されるウエーハは互いに同一でない
あるいは担体と同一物質でない回路（チツプ）あるいは
他の素子をこれに取り付けることもできる。さらに、素
子回路はウエーハ12内にこれの一部とし形成することも
できる。さらに、各々のARCを別個の集積回路チツプと
し、さらに各々のACも別個の集積回路チツプとすること
もできる。さらに、ARCとACを１つの共通の集積回路チ
ツプ上に集積し第２のチツプ上のARCとACと機能する回
路を提供することもできる。

【図面の簡単な説明】

第１図はシリコン集積回路が形成あるいは搭載されるシ
リコン ウエーハを示し、 第２図は第１図の幾つかの回路の回路構成を示す。 〔主要部分の符号の説明〕 10……システム、12……ウエーハ

フロントページの続き (56)参考文献 特開 昭54−100234（ＪＰ，Ａ) 特開 昭58−149531（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】各々が信号コンジット経路（データ／アド
   レス バス２）に接続され該信号コンジット経路へのア
   クセスの優先順位を付与された複数の半導体ICチップ
   （チップ0,チップ1,……チップＮ＋１）のうちいずれが
   前記信号コンジット経路へのアクセスを得るかを決定す
   る回路であって、 該回路は、それぞれが前記ICチップのうちの１つの優先
   順位に対応するそれぞれに関連する優先順位を付与され
   た複数のアービトレーション コンジット経路（A1,A2,
   ……A7）、及び クロック信号を伝送するためのクロック コンジット経
   路（C1）から成り、 該ICチップのそれぞれが、場合によっては最低の優先順
   位を持つICチップを除いて、複数あるアービトレーショ
   ン要求回路（ARC0,ARC1,……ARC7）のうちの１つを含
   み、 該ICチップのそれぞれが、場合によってはもっとも高い
   優先順位を持つICチップを除いて、複数あるアービトレ
   ーション決定回路（AC0,AC1,……AC7）のうちの１つを
   含み、 前記回路は、 各々のアービトレーション要求回路がそれぞれのICチッ
   プに一体化されかつ制御端子と第１及び第２の出力端子
   を有する第１の伝送ゲート素子（Q1）から成り、該制御
   端子が第１の結合手段を介して前記クロック コンジッ
   ト経路に結合され、 該第１及び第２の出力端子が、それぞれ、個別に、その
   ICチップが信号コンジット経路へのアクセスを望むか否
   か決定する該ICチップの一部と、場合によっては最低の
   優先順位を持つICチップにおける伝送ゲート素子を除い
   て、第２の結合手段（D1）を介して複数あるアービトレ
   ーション コンジット経路の１つとに接続され、 各々のアービトレーション決定回路がそれぞれのICチッ
   プに一体化されかつ少なくともより優先順位の高いICチ
   ップの数に等しい数の入力端子を有する１つのバイナリ
   イ論理ゲート（22）あるいはその論理的等価物を含み、 所与の１つのICチップのアービトレーション決定回路に
   おけるバイナリイ論理ゲートまたはその論理的等価物の
   入力端子のそれぞれが、より優先順位の高いアービトレ
   ーション コンジット経路の１つに接続し、または、第
   ３の結合手段（I12）を介して、その所与の１つのICチ
   ップのアービトレーション要求回路の前記第１の伝送ゲ
   ートの第２の出力端子に接続し、 各々のアービトレーション決定回路がさらにラッチ回路
   素子（24）と第２の伝送ゲート素子（Q2）とを有し、該
   第２の伝送ゲート素子が、前記第１の結合手段と相補的
   な第４の結合手段（I11）を介しクロック コンジット
   経路に結合される制御端子と、それぞれが前記バイナリ
   イ論理ゲートまたはその論理的等価物及び前記ラッチ回
   路素子の入力端子に結合する第１及び第２の出力端子を
   有し、 前記ラッチ回路素子は、さらに、動作のサイクルの開始
   においてリセット信号を入力するためのリセット端子を
   有し、 前記第１、第２及び第３の結合手段の各々は、入力ポー
   トが１つだけであることを特徴とする回路。
2. 【請求項２】特許請求の範囲第１項に記載の回路におい
   て、前記複数あるアービトレーション決定回路の少なく
   とも１つのバイナリイ論理ゲートが、参照電位レベル
   （V_REF）に接続されたノードに結合する別の入力端子を
   有することを特徴とする回路。
3. 【請求項３】特許請求の範囲第１項または第２項に記載
   の回路において、さらに各ラッチ回路素子に結合され該
   ラッチ回路素子をリセットするためのリセット コンジ
   ット経路（RESET）を有することを特徴とする回路。
4. 【請求項４】特許請求の範囲第１項または第２項に記載
   の回路において、前記第１の結合手段の各々は線結合を
   有し、前記第２の結合手段の各々は線結合及び非反転駆
   動回路素子を有し、前記第３の結合手段の各々は線結
   合、第２の結合手段及び反転駆動回路素子を有し、前記
   第４の結合手段の各々は線結合及び反転駆動回路素子を
   有することを特徴とする回路。