JP2543325B2

JP2543325B2 - 通信システムにおいてデ―タをマルチキャストする方法及び装置

Info

Publication number: JP2543325B2
Application number: JP6019562A
Authority: JP
Inventors: ファブリス・ヴェルプランカン; クロード・バッソー; ディディエール・ジロール; ジャン・カルバニャック; クロード・ギャランド
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-04-29
Filing date: 1994-02-16
Publication date: 1996-10-16
Anticipated expiration: 2011-10-16
Also published as: JPH06334652A; EP0622922A1; US6038592A; EP0622922B1; US5561807A; DE69329709D1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信システムにおける
１つの共用メモリに接続された複数のユーザにデータ又
はメッセージをマルチキャスト（ｍｕｌｔｉｃａｓｔ）
する方法及び装置に関するものである。

【０００２】

【従来の技術】複数のユーザに接続された通信制御装置
では、データ又はメッセージの同報通信は、データ又は
メッセージが転送されるべきユーザの数だけそのデータ
をコピーする必要がある。マルチキャスティングのこの
問題から、２つの大きな欠点が生じる。

【０００３】先ず、それ自身のメモリ・スペースが各ユ
ーザに対応しているデータ記憶装置において、種々のユ
ーザに対する各メモリ・スペースに何回もメッセージを
再書込みすることは、書込み遅延のためにその機械の性
能に影響を与える。第２に、種々のユーザのためのメッ
セージをそのデータ記憶装置に記憶することはメモリ・
スペースの無駄使いを意味する。従って、各ユーザのメ
モリ・スペースを再書込み及び再削除するという無駄な
動作の実行を回避することによって、メッセージをマル
チキャストするときの性能を改良できる装置又は方法を
提供することが必要である。

【０００４】通信ネットワークにおいては、ネットワー
ク・ノードに置かれた制御システムが高速度リンクを介
して益々多くのユーザをサービスしなければならない。
高速度アダプタによって高速度通信リンクをサービスす
る能力を持ったシステムがヨーロッパ特許出願Ａ１−２
４４５４４号に開示されている。そのシステムはネット
ワーク制御プログラムを走らせる中央制御装置より成
り、そしてそのネットワーク制御プログラムは中央制御
装置のメモリのバッファをユーザ・リンクに割り当て
る。高速度アダプタは、受信したフレームのデータ部分
がダイレクト・メモリ・アクセス（ＤＭＡ）パスを介し
て中央制御装置のメモリに記憶されるようにアセンブル
されるバッファ手段を備えている。そのようなシステム
のパフォーマンスは、メッセージがマイクロコードによ
って管理されなければならないという事実及びメッセー
ジ交換が中央制御装置の介入を必要とするという事実に
よって制限される。

【０００５】ソース・ユーザと宛先ユーザとの間で１つ
の共用メモリを介してメッセージを転送するための機構
が特開平２−１５８８５８号公報にも開示されている。
その発明は通信ネットワーク・ノードに設けられる機構
を提供するものであり、同じ共用メモリに接続されたア
ダプタ相互間でメッセージを交換することを可能にす
る。そして、その交換は高価な中央制御装置の如何なる
介入も必要とせず、それは交換機構における大きな改良
である。たとえそれを実施することがオーバーランの危
険なく短いメッセージを交換させ得るものであるとして
も、メガビット／秒で表わされたライン・インターフェ
ース・モジュールのスループットは、パケット・サイズ
が減少する場合には、受け入れることができないもので
ある。この欠点は、更に効率的な方法で共用メモリをア
クセス可能にする改良されたライン・インターフェース
を創出することによって回避可能である。

【０００６】図１を参照すると、上記従来技術における
ライン・インターフェース・モジュール（ＬＩＭ）は、
データ・リポジトリを与える共用メモリのデータ記憶装
置（１００）及びそれのユーザへのメッセージ転送機構
に基づいている。そのデータ記憶装置は、バッファ付き
パティションの４メガバイトＲＡＭ及び線形パティショ
ンのＲＡＭより成る。この共用メモリは、その共用メモ
リにおける記憶を制御し且つデータ記憶（ＤＳ）バスに
対するアービタでもあるデータ記憶マネージャＤＳＭ
（１１０）に接続される。ＤＳＭは、８００Ｍｂｐｓ能
力を持った４バイト幅、４０ｎｓサイクル・タイムのデ
ータ記憶バス（１０１）を介して、−マイクロプロセッ
サ専用のローカル記憶装置（１２０）、−命令及びデー
タを保持するそれ自身のローカル記憶装置を持ち、イン
テル４８６でよいマイクロプロセッサ（１３０）、−デ
バイス・コミュニケーション・サーバＤＣＳ（１４
０）、−特開平２−１５８８５８号公報に詳細に開示さ
れたデータ記憶装置インターフェースＤＳＩ（１５
０）、に接続される。

【０００７】このデータ記憶装置インターフェースＤＳ
Ｉは、２６０Ｍｂｐｓの速度を与える２バイト幅，６０
ｎｓサイクル・タイムの高性能パラレル・バスＨＰＰＢ
（１０２）を介して複数のインターフェース・アダプタ
ＩＦＡ／スキャナ（１５２）に接続される。第２のデー
タ記憶装置インターフェースＤＳＩは１２８Ｍｂｐｓ全
二重の特殊バスを介して接続サブシステム・スイッチＣ
ＳＳ（１５４）をインターフェースするために使用され
る。このＣＳＳはいくつものライン・インターフェース
・モジュールＬＩＭを相互接続することを可能にする。

【０００８】デバイス・コミュニケーション・サーバＤ
ＣＳは、図１には示されてないフリー・バッファ・サプ
ライヤ（ＦＢＳ）及びグローバル・オーダ・マシーン
（ＧＯＭ）より成り、それらはプリミティブとも呼ばれ
るそれらグローバル・オーダをすべて集中させる。共用
のデータ記憶装置（１００）のユーザはそれを介してメ
ッセージを交換する。グローバル・オーダを実行するた
めに、ユーザはデータ記憶バスを介してグローバル・オ
ーダ・マシンＧＯＭを呼び出す。次のような４つのグロ
ーバル・オーダがある。

【０００９】ａ．バッファをリースする：２５６バイト
のバッファがデータ記憶装置に記憶されたフリー・バッ
ファ待ち行列から除去され、このオペレーションを要求
したユーザに割り当てられる。そこで、このユーザはこ
の新たに獲得したバッファ内にデータを書き込む。この
オペレーションに対しては、１つのバッファしか除去さ
れない。ｂ．メッセージを待ち行列化する：メッセージを形成す
る連鎖したバッファのセットが、このオペレーションを
要求したユーザに属する待ち行列内に置かれる。そこ
で、そのユーザはその連鎖したバッファのセットをディ
スパッチしてそのメッセージを処理する。ｃ．メッセージを待ち行列解除する：メッセージを処理
するためにそれの待ち行列の１つからメッセージがユー
ザによって取り除かれる。ｄ．メッセージをリリースする：連鎖したバッファのセ
ットがフリー・バッファ待ち行列に戻される。

【００１０】この方法では、共用の記憶装置におけるメ
ッセージは、データを動かすことなく、しかし、各バッ
ファ又はメッセージに関連する制御ブロックを操作する
ことによって転送可能である。

【００１１】このライン・インターフェース・モジュー
ルＬＩＭアーキテクチャは、データ記憶装置におけるメ
ッセージ及び記憶された制御ブロックの編成のために融
通性ある方法でデータを交換するという目的でもって開
発された。データを交換するためのその機構は、ユーザ
がプリミティブを呼び出すことによってメッセージを交
換できるようにして、優先順位、待ち行列の数等により
如何なる構成でも定義できるようにするという意味で融
通性がある。

【００１２】従って、このライン・インターフェース・
モジュールＬＩＭアーキテクチャの主たる欠点は、プリ
ミティブ・オペレーションをそこまで最適化する必要の
ない低速度及び中速度の通信リンク（１.５Ｍビット／
秒のＴ１速度まで）の処理のためにもそれが調整される
ことである。バス速度がリンク速度に比べて特に大きい
ため、その融通性は効率と引換にされていた。

【００１３】媒体の速度がＴ３（４５Ｍビット／秒）の
速度及びＴ３の速度の３倍である０Ｃ３（光学的キャリ
ア）の速度に達しなければならない場合、このような見
解は最早有効ではなくなる。事実、バス・アービトレー
ション及びデータ記憶バスを介した制御メッセージのパ
ス動作による処理オーバヘッドは、バスのスループット
を制限する。図２に示されるように、このスループット
はパケット長に大いに依存する。それは、４Ｋバイトの
パケットに対しては４００Ｍｂｐｓに等しく、１２バイ
トのパケットに対しては２２Ｍｂｐｓまで減少される。
従って、この制限は、満足すべき媒体利用を伴ってＴ３
以上の任意のタイプの通信をサポートすべくライン・イ
ンターフェース・モジュールＬＩＭを使用することを妨
げるものである。

【００１４】本発明を実施し得る環境は、特開平２−１
５８８５８号公報に詳しく開示されている。事実、本発
明は、少なくとも１つのバッファ付きスペースを含むよ
うにメモリ・スペースを編成することを必要とし、そし
てそのバッファ付きスペースの各ページは、データの記
憶に専用のＭ個のバッファとＭ個の制御ブロックに分け
られた１つの制御バッファとを持つＭ＋１個のバッファ
に分けられる。それら制御ブロックは、バッファ及び連
鎖情報の記憶に専用される。各データ・バッファは、バ
ッファ制御ブロックとの一定のアドレス関係を有する。
共用メモリにおけるバッファ付きスペースを線形スペー
スに関連付けるという前述の特開平２−１５８８５８号
公報で開示された概念は本発明にとっても必要である
が、データ・バッファとは別個にアクセス可能な制御ブ
ロックと同様に共用メモリ内にそれを集中させる必要は
ない。

【００１５】

【発明が解決しようとする課題】本発明の主たる目的
は、不要な再書込及び再削除動作の実行を回避すること
によってマルチキャスティングのパフォーマンスを改良
することができ且つデータ記憶装置におけるメモリ・ス
ペースを節約することもできる方法及び装置を提供する
ことにある。

【００１６】

【課題を解決するための手段】本発明の上記目的を達成
するには、基本的な考えは、データをコピーすることな
く各宛先ユーザに対してデータ・マルチキャストを遂行
するために、メッセージ制御ブロック（メッセージを表
わす制御ブロック）からメッセージ内容（データ）とい
う概念を切り離すことである。従って、下記のような方
法及び装置に従ってメッセージ制御ブロックだけをコピ
ーすることによってデータ又はメッセージをマルチキャ
ストすること及びこれら制御ブロックを操作することが
可能となる。即ち、使用されるべきメッセージをマルチ
キャストする方法は以下のステップより成る。

【００１７】（ａ）複数の直接制御ブロック（ＤＣＢ）
内に複数の制御ブロックを編成する。その場合、それら
直接制御ブロックＤＣＢの各々は、その直接制御ブロッ
クＤＣＢのアドレスと所定の関係を有するアドレスを持
ったデータ・バッファに関連付けられる。（ｂ）すべてのフリー直接制御ブロックＤＣＢのアドレ
スを記憶するフリー直接制御ブロック待ち行列（ＦＤＣ
ＢＱ）を形成し、それらフリー直接制御ブロックＤＣＢ
を連鎖する。その待ち行列は、第１及び最後のフリー直
接制御ブロックＤＣＢのアドレスを、それぞれ、それの
ヘッド・フィールド（Ｈ）及びテール・フィールド
（Ｔ）に記憶する制御ブロック（ＦＤＱＣＢ）によって
制御される。（ｃ）マルチキャスト機能がメッセージごとに遂行され
るのを可能にするために複数の間接制御ブロック（ＩＣ
Ｂ）内に複数の制御ブロックを編成する。（ｄ）すべてのフリー間接制御ブロックＩＣＢのアドレ
スを記憶するフリー間接制御ブロック待ち行列（ＦＩＣ
ＢＱ）を形成し、それらフリー間接制御ブロックＩＣＢ
を連鎖する。その待ち行列は、第１及び最後のフリー間
接制御ブロックＩＣＢのアドレスを、それぞれ、それの
ヘッド・フィールド（Ｈ）及びテール・フィールド
（Ｔ）に記憶する制御ブロック（ＦＩＱＣＢ）によって
制御される。（ｅ）前記フリー直接制御ブロック待ち行列ＦＤＣＢＱ
から必要な数のフリー直接制御ブロックＤＣＢをリース
する。各フリー直接制御ブロックＤＣＢはフリー・デー
タ・バッファで受信されたメッセージを記憶するために
そのフリー・データ・バッファに関連付けられる。（ｆ）元のメッセージを構成する関連付けられたデータ
・バッファに関する情報をフリー直接制御ブロックＤＣ
Ｂに記憶する。（ｇ）前記ユーザ待ち行列において関連付けられた直接
制御ブロックＤＣＢを待ち行列化することによって、前
記メッセージが１つの選択されたユーザのメッセージ待
ち行列において待ち行列化される。（ｈ）各マルチキャスト・オペレーションに対して、前
記間接制御ブロックＩＣＢの各々においてマルチキャス
トされるべきメッセージに関する情報を記憶するために
フリー間接制御ブロック待ち行列ＦＩＣＢＱからフリー
間接制御ブロックＩＣＢを連続的にリースする。（ｉ）マルチキャストされるべきメッセージに関する情
報を前記間接制御ブロックＩＣＢの１つに記憶する。各
間接制御ブロックＩＣＢは元のメッセージの第１データ
・バッファに対応する直接制御ブロックＤＣＢを指示
し、前記間接制御ブロックＩＣＢの各々はコピーされた
メッセージを表わす。（ｊ）各マルチキャスト・オペレーションに対して、メ
ッセージが送られるべき各ユーザのメッセージ待ち行列
において前記間接制御ブロックＩＣＢを待ち行列化す
る。

【００１８】上記方法と関連して通信システムにおいて
使用されるべき本発明のメッセージをマルチキャストす
る装置は、以下のような複数の制御ブロックを含む。（ａ）複数の直接制御ブロック（ＤＣＢ）。ここで、各
直接制御ブロックＤＣＢは対応する直接制御ブロックＤ
ＣＢのアドレスと所定の関係を有するアドレスを持った
データ・バッファに関連付けられている。（ｂ）すべてのフリー直接制御ブロックＤＣＢのアドレ
スを記憶し、それらフリー直接制御ブロックＤＣＢを連
鎖するフリー直接制御ブロックＤＣＢの待ち行列（ＦＤ
ＣＢＱ）。その待ち行列は、第１及び最後のフリー直接
制御ブロックＤＣＢのアドレスを、それぞれ、ヘッド・
フィールド（Ｈ）及びテール・フィールド（Ｔ）に記憶
する制御ブロック（ＦＤＱＣＢ）によって制御される。（ｃ）マルチキャスト機能がメッセージごとに遂行され
るのを可能にするための複数の間接制御ブロックＩＣ
Ｂ。（ｄ）すべてのフリー間接制御ブロックＩＣＢのアドレ
スを記憶し、それらフリー間接制御ブロックＩＣＢを連
鎖するフリー間接制御ブロック待ち行列（ＦＩＣＢ
Ｑ）。その待ち行列は、第１及び最後のフリー間接制御
ブロックＩＣＢのアドレスを、それぞれ、ヘッド・フィ
ールド（Ｈ）及びテール・フィールド（Ｔ）に記憶する
制御ブロック（ＦＩＱＣＢ）によって制御される。

【００１９】

【実施例】図３は、本発明に従って、ライン・インター
フェース・モジュール（ＬＩＭ）の好ましいアーキテク
チャの構造を組み込んだ通信システムをブロック図で表
わす。ボックス１００は、データ・バッファを含むデー
タ記憶メモリを表わす。このメモリは複数のユーザによ
って共用され、データ記憶バス、即ち、ＤＳバス（１０
１）のアクセスを調停するデータ記憶マネージャＤＳＭ
（１１０）によって制御される。データ記憶バス・アー
ビタは、物理的には、データ記憶バスに取り付けられた
他の任意の素子又は取り付けられてない（独立した機能
の）他の任意の素子において実施可能である。

【００２０】その通信システムは、更に、それ自身のロ
ーカル記憶装置（１２０）及びそれのデバイス・コミュ
ニケーション・サーバＤＣＳ（１４０）を有するマイク
ロプロセッサ（１３０）より成る。デバイス・コミュニ
ケーション・サーバＤＣＳ（１４０）は、データ記憶装
置をアクセスするための要求をマイクロプロセッサから
受信するグローバル・オーダ・マシーン（ＧＯＭ）より
成る。そのグローバル・オーダ・マシーンは、特開平２
−１５８８５８号公報に詳しく開示されている機能と同
じ機能を有する。このデバイス・コミュニケーション・
サーバＤＣＳ（１４０）は、データ記憶インターフェー
スＤＳＩ（１５０）のためのバッファのプールを予めリ
ースすべく基本的なライン・インターフェース・モジュ
ールＬＩＭにおいて使用されたフリー・バッファ・サプ
ライア・マシーンを含んでいない。本発明の高速のリー
ス・オペレーションはフリー・バッファ・サプライアを
無用なものにする。

【００２１】このデバイス・コミュニケーション・サー
バＤＣＳ（１４０）は、データ記憶バス１０１を介して
データ記憶マネージャＤＳＭ（１１０）及びすべてのデ
ータ記憶インターフェースＤＳＩ（１５０）に接続され
る。このデータ記憶バス１０１は、図に示されるよう
に、１つのライン・インターフェース・モジュールＬＩ
Ｍを他のライン・インターフェース・モジュールＬＩＭ
にＣＳＳスイッチを介して接続するためにも使用可能で
ある。

【００２２】各データ記憶装置インターフェースＤＳＩ
（１５０）は高性能パラレル・バス（ＨＰＰＢ）１０２
を介して種々のアダプタ又はスキャナ（１５２）に接続
される。それは通信サブシステム・スイッチＣＳＳ（１
５４）にも接続される。各アダプタは、データ記憶装置
（１００）を共用する複数のユーザに接続される。その
データ記憶バス１０１をジャムさせないために、独立の
制御ブロック記憶装置ＣＢＳ（１６０）が制御ブロック
記憶装置ＣＢＳバス（１０３）を介して同じライン・イ
ンターフェース・モジュールＬＩＭのすべてのデータ記
憶装置インターフェースＤＳＩ（１５０）及びマイクロ
プロセッサのデバイス・コミュニケーション・サーバＤ
ＣＳ（１４０）に接続される。従って、制御ブロック記
憶装置ＣＢＳバス１０３使用の要求を制御するために、
アービタがデバイス・コミュニケーション・サーバＤＣ
Ｓ（１４０）に（又は、どこかに）含まれる。制御ブロ
ック記憶装置ＣＢＳバス１０３へのアクセスは、所定の
優先順位を考慮しなければならない。それら種々のデー
タ記憶装置インターフェースＤＳＩ（１５０）は、プリ
ミティブ・オペレーションの如何なる要求（リース、待
ち行列化、待ち行列解除、及びリリース）に対してもデ
バイス・コミュニケーション・サーバＤＣＳ（１４０）
に関して優先権を持っている。

【００２３】本発明において使用されるデータ記憶装置
インターフェースＤＳＩ（１５０）は、特開平２−１５
８８５８号公報に開示されたコンポーネントと同じコン
ポーネントと、更に、マイクロプロセッサと全く同じ機
能を遂行するグローバル・オーダ・マシーンとより成
る。従って、各データ記憶装置インターフェースＤＳＩ
（１５０）及びデバイス・コミュニケーション・サーバ
ＤＣＳ（１４０）は、制御ブロック記憶装置ＣＢＳにお
いて読み取り及び書き込みを行うことができる。

【００２４】データがデータ記憶装置において依然とし
て待ち行列化されている時、制御ブロック記憶装置ＣＢ
Ｓはこれら待ち行列の制御構造を記憶するために使用さ
れる。制御通信はすべてデータ記憶バス１０１上をそれ
以上通らないので、これはこのデータ記憶バス１０１に
おける負荷の減少を可能にする。２種類の制御ブロッ
ク、即ち、直接制御ブロックＤＣＢ及び間接制御ブロッ
クＩＣＢより成るこれら制御構造は、更に詳細に後述さ
れる。

【００２５】可変の数のデータバッファが種々の長さの
メッセージを記憶できるように連鎖され、その方法で直
接制御ブロックＤＣＢ又は間接制御ブロックＩＣＢの待
ち行列を形成する。バッファの連鎖は特開平２−１５８
８５８号公報に開示されたものと同じである。１つのメ
ッセージをいくつかのデータ・バッファが含むことが可
能である。制御ブロック記憶装置ＣＢＳの直接制御ブロ
ックＤＣＢは、データ記憶装置の各データ・バッファに
マップされる。直接制御ブロックＤＣＢに加えて、間接
制御ブロックＩＣＢのプールがマルチキャスト機能を実
施するために与えられる。直接制御ブロックＤＣＢ及び
間接制御ブロックＩＣＢは、間接制御ブロックＩＣＢが
関連のデータ・バッファを持たないことを除けば同じ構
造を有する。

【００２６】図５は直接制御ブロックＤＣＢが含む種々
のフィールドを示す。それは、メッセージ内のバッファ
連鎖に関する情報を含むバッファ連鎖制御ブロックＢＣ
ＣＢ及び１つのユーザに専用のメッセージの待ち行列内
のメッセージ連鎖に関する情報を含むメッセージ連鎖制
御ブロックＭＣＣＢより成る。更に詳しくいえば、バッ
ファ連鎖制御ブロックＢＣＣＢは少なくとも以下のもの
を含む。

【００２７】（ａ）１バイトのコピーフィールド。これ
はその制御ブロックにより暗黙的に参照されるデータの
コピー数の値を表わす。（ｂ）１バイトのバイトカウント・フィールド。これは
そのバッファで使用されるバイトの数を与える。（ｃ）２バイトの次バッファ・アドレス・フィールド。
直接制御ブロックＤＣＢの場合、このフィールドは直接
制御ブロックＤＣＢを、そしてその後それらの関連のデ
ータ・バッファをユーザ待ち行列において直接制御ブロ
ックＤＣＢを連鎖する（しかる後、その連鎖したバッフ
ァはメッセージを形成する）ために、又はフリー直接制
御ブロックＤＣＢ待ち行列において直接制御ブロックＤ
ＣＢを連鎖する（しかる後、すべてのフリー・バッファ
がこの待ち行列において連鎖される）ために使用され
る。（ｄ）１バイトのオフセット・フィールド。これはその
バッファにおけるデータの始めを表わす。（ｅ）１ビットのフリー待ち行列フラッグ（ＦＱＦ）フ
ィールド。このビットが１に等しい時、メッセージを形
成するバッファの連鎖がフリー待ち行列内にあることを
表わす。（ｆ）２バイトの最後のバッファ・アドレス・フィール
ド。このフィールドは、メッセージの最後の直接制御ブ
ロックＤＣＢ（及びデータ・バッファ）のアドレスを与
える。このフィールドの使用は図１５に示された直接制
御ブロックＤＣＢリリース・オペレーションために必要
である。事実、このフィールドは、データ・バッファを
１つずつリリースする代わりに、連鎖した制御ブロック
全体を単一のオペレーションでリリースすることを可能
にする。（ｇ）２バイトのトータル・メッセージ・カウント・フ
ィールド。これはそのメッセージで使用されるバイトの
数を与える。（ｈ）２バイトの次メッセージ・アドレス・フィール
ド。

【００２８】図６は間接制御ブロックＩＣＢが含む種々
のフィールドを示す。それも又、メッセージ内のバッフ
ァ連鎖に関する情報を含むバッファ連鎖制御ブロックバ
ッファ連鎖制御ブロックＢＣＣＢ及び１つのユーザに専
用のメッセージの待ち行列内のメッセージ連鎖に関する
情報を含むメッセージ連鎖制御ブロックＭＣＣＢより成
る。更に詳しくいうと、間接制御ブロックＩＣＢは、以
下の点を除けば、直接制御ブロックＤＣＢのフィールド
すべてを使用する。

【００２９】（ａ）間接制御ブロックＩＣＢのためのコ
ピーフィールドは、データのコピーの数のカウントの代
わりに、コード'ＦＦ'を記憶する。（ｂ）次バッファ・アドレスは、図７において引用され
るフリー間接制御ブロックＩＣＢ待ち行列内にその間接
制御ブロックＩＣＢを待ち行列化するためにだけ使用さ
れる。一方、間接制御ブロックＩＣＢが直接制御ブロッ
クＤＣＢを指定するために使用される時、このフィール
ドは空ではない。（ｃ）最後のバッファ・アドレス・フィールドが、２バ
イトのメッセージ連鎖制御ブロックＭＣＣＢポインタ・
フィールドによって置換される。このフィールドは間接
メッセージ制御ブロックに対してのみ使用される。それ
は、データ・バッファに暗黙的に結びつけられた直接メ
ッセージ制御ブロックのアドレスを指定するのを可能に
する。

【００３０】図７は、制御ブロック記憶装置ＣＢＳに記
憶された直接制御ブロックＤＣＢ及び間接制御ブロック
ＩＣＢの使用例を与える。制御ブロックは、間接制御ブ
ロックＩＣＢ及び直接制御ブロックＤＣＢという２つの
独立した部分に分けられる。各直接制御ブロック（ＤＣ
Ｂ）は、その図では矢印で表される特定なデータ・バッ
ファでもってマップされ、一方、間接制御ブロック（Ｉ
ＣＢ）は、データ・メッセージのコピーがある場合、関
連の直接制御ブロックＤＣＢを指定する必要があるだけ
である。それはデータ・バッファに対して間接制御ブロ
ックＩＣＢのマッピングを使用するものではなく、そし
てそれは本発明の利点の１つでもある。

【００３１】各間接制御ブロックＩＣＢはコピーフィー
ルドにおけるコード'ＦＦ'によって識別され、フリー間
接制御ブロックＩＣＢはフリー間接制御ブロック待ち行
列（ＦＩＣＢＱ）において集められる。フリー直接制御
ブロック待ち行列（ＦＤＣＢＱ）は、図に示されるよう
に、コピーフィールドが数値'０'を記憶するフリー直接
制御ブロックＤＣＢをすべて集める。

【００３２】フリー直接制御ブロック待ち行列ＦＤＣＢ
Ｑは、「ヘッド」及び「テール」という２つのフィール
ドを含むＦＤＱＣＢと呼ばれる制御ブロックによって制
御される。図示のように、ヘッドは、ユーザの要求時に
待ち行列解除されるべきフリー直接制御ブロック待ち行
列ＦＤＣＢＱの第１直接制御ブロックＤＣＢを表わし、
一方、テールはフリー直接制御ブロック待ち行列ＦＤＣ
ＢＱの最後の直接制御ブロックＤＣＢを表わす。同じ方
法で、フリー間接制御ブロック待ち行列ＦＩＣＢＱは、
ＦＤＱＣＢと同じ構造を持つＦＩＱＣＢと呼ばれる制御
ブロックによって制御される。

【００３３】データ・バッファ又はメッセージのユニキ
ャストが必要な場合、コピーフィールドは'１'に更新さ
れる。メッセージ又はデータ・バッファが複数のユーザ
にマルチキャストされるべき時、コピーの数は、図示さ
れたようにインクレメントされる。そのフィールドにお
ける数値'３'は、２つの間接制御ブロックＩＣＢがその
直接制御ブロックＤＣＢを指定することを表わす。

【００３４】メッセージ又はデータ・バッファの数が多
数になり、フリー間接制御ブロックＩＣＢ待ち行列ＦＩ
ＣＢＱを空にし得るほど間接制御ブロックＩＣＢの数が
大きくなる場合、直接制御ブロックＤＣＢは、その対応
する直接制御ブロックＤＣＢにコード'ＦＦ'を記憶する
こと及び関連するデータ・バッファを空にすることによ
って、間接制御ブロックＩＣＢとして使用可能である。
この解決方法が有用であることが時々あるが、空のバッ
ファのためにメモリ・スペースを無駄にする。各プリミ
ティブ（リース、待ち行列化、待ち行列解除、及びリリ
ース）の詳細なオペレーションは、ずっと改良されたグ
ローバル性能の評価と共に次に与えられる。

【００３５】図８及び図９はデータ記憶装置インターフ
ェースＤＳＩ（１５０）によって遂行されるリース・オ
ペレーションを表わし、そしてそのデータ記憶装置イン
ターフェースＤＳＩ（１５０）は、直接制御ブロックＤ
ＣＢ及び間接制御ブロックＩＣＢを読み取り又は書き込
むことを可能にするそれ自身のグローバル・オーダ・マ
シンによる制御ブロック記憶装置ＣＢＳへのアクセスを
有する。このプリミティブ・オペレーションはデータ記
憶装置インターフェースＤＳＩ（１５０）に接続された
ユーザの１つによって要求される。それは、直接制御ブ
ロックＤＣＢ及び間接制御ブロックＩＣＢがフリー直接
制御ブロック待ち行列（ＦＤＣＢＱ）及びフリー間接制
御ブロック待ち行列（ＦＩＣＢＱ）からそれぞれリース
されなければならないことを除けば、直接制御ブロック
ＤＣＢに対するように間接制御ブロックＩＣＢに対して
も使用可能である。

【００３６】しかし、フリー直接制御ブロック待ち行列
から取り除かれそしてそれを要求したユーザに割り当て
られるべき、例えば、２５６バイトのバッファを直接制
御ブロックＤＣＢのリース・オペレーションが持つこと
により、この新たに得たバッファ内にデータを書き込む
ことをを可能にするという相違は残る。間接制御ブロッ
クＩＣＢのリース・オペレーションは、フリー間接制御
ブロック待ち行列から１つの間接制御ブロックＩＣＢを
取り除くだけであり、前述のように、データ・バッファ
に関連した間接制御ブロックＩＣＢはない。

【００３７】図８は、マイクロプロセッサのデータ記憶
装置インターフェースＤＳＩ（１５０）によって又はデ
バイス・コミュニケーション・サーバＤＣＳ（１４０）
によって、更に正確にいえば、それのグローバル・オー
ダ・マシンＧＯＭによって遂行可能な直接制御ブロック
ＤＣＢのリース・オペレーションの３つの連続した動作
を示す。それは、以下のステップより成る。

【００３８】ステップ１：データ記憶装置インターフェ
ースＤＳＩ（１５０）は、制御ブロック記憶装置ＣＢＳ
に記憶された'ＦＤＱＣＢ'とも呼ばれるフリー直接制御
ブロック待ち行列制御ブロックのヘッド・フィールドに
おけるフリー直接制御ブロックＤＣＢのヘッド「Ｈ」を
読み取る。このヘッドは、その図に示されたデータ記憶
装置にマップされた第１のフリー制御ブロックのアドレ
スを表わす。ステップ２：この第１の制御ブロックのために、データ
記憶装置インターフェースＤＳＩ（１５０）は、その図
に示されるように、対応するデータ・バッファにもマッ
プされた次の直接制御ブロックＤＣＢのアドレスを読み
取ることができる。ステップ３：データ記憶装置インターフェースＤＳＩ
（１５０）はＦＤＱＣＢのヘッド・フィールドにこの第
２の直接制御ブロックＤＣＢのアドレスを書き込み、従
って、第１の制御ブロック及びそれの対応するデータ・
バッファを、このプリミティブ・オペレーションを要求
したユーザにリースする。

【００３９】従って、直接制御ブロックＤＣＢのリース
・オペレーションは、データ記憶装置インターフェース
ＤＳＩ（１５０）がそれら自身のグローバル・オーダ・
マシーンによって読取り及び書込動作を直接に行うた
め、この好ましい実施例においては合計３サイクル・タ
イムしか必要としないであろう。

【００４０】３つのプリミティブ・オペレーションの原
始性は、混乱を生じ得るプリミティブ・オペエーション
のインターリーブを避けるためにそれらが連続して行わ
れることを必要とした。リース・オペレーションが完全
に行われた後、アービタはマイクロプロセッサの他のデ
ータ記憶装置インターフェースＤＳＩ（１５０）又はデ
バイス・コミュニケーション・サーバＤＣＳ（１４０）
への制御ブロック記憶装置ＣＢＳのアクセスを許容す
る。この原始性は、他の３つのプリミティブ・オペレー
ション、即ち、待ち行列化、待ち行列解除、及びリリー
スに対して、直接制御ブロックＤＣＢに対するのと同様
に間接制御ブロックＩＣＢに対しても適用可能である。

【００４１】図９は、マイクロプロセッサのデバイス・
コミュニケーション・サーバＤＣＳ（１４０）によって
又はデータ記憶装置インターフェースＤＳＩ（１５０）
によって、更に正確にいえば、それのグローバル・オー
ダ・マシンＧＯＭによって遂行可能な間接制御ブロック
ＩＣＢのリース・オペレーションにおける５つの連続し
た動作を示す。それは、以下のようなステップより成
る。

【００４２】ステップ１：データ記憶装置インターフェ
ースＤＳＩ（１５０）は、制御ブロックが待ち行列解除
される待ち行列（ＦＩＣＢＱ又はフリー直接制御ブロッ
ク待ち行列ＦＤＣＢＱ）を決定する。そのフリー間接制
御ブロック待ち行列ＦＩＣＢＱが空である場合、その制
御ブロックはフリー間接制御ブロック待ち行列ＦＩＣＢ
Ｑから待ち行列解除される。フリー直接制御ブロック待
ち行列ＦＤＣＢＱが空である場合、その制御ブロックは
フリー直接制御ブロック待ち行列ＦＤＣＢＱから待ち行
列解除される。ステップ２：データ記憶装置インターフェースＤＳＩ
（１５０）は、制御ブロック記憶装置ＣＢＳに記憶され
た'ＦＩＱＣＢ'とも呼ばれるフリー間接制御ブロック待
ち行列制御ブロックの「ヘッド」フィールド（又は、フ
リー直接制御ブロック待ち行列ＦＤＣＢＱ制御ブロッ
ク'ＦＤＱＣＢ'の「ヘッド」フィールド）を読み取る。
このヘッドは、第１のフリー間接制御ブロックＩＣＢ又
は直接制御ブロックＤＣＢのアドレスを表わす。ステップ３：この第１の制御ブロックのために、データ
記憶装置インターフェースＤＳＩ（１５０）は、次の直
接制御ブロックＤＣＢ又は間接制御ブロックＩＣＢのア
ドレスを読み取ることができる。ステップ４：データ記憶装置インターフェースＤＳＩ
（１５０）はＦＩＱＣＢ（又は、ＦＤＱＣＢ）のヘッド
・フィールドにこの第２の直接制御ブロックＤＣＢ又は
間接制御ブロックＩＣＢのアドレスを書き込み、従っ
て、第１の制御ブロックを、このプリミティブ・オペレ
ーションを要求したユーザにリースする。ステップ５：データ記憶装置インターフェースＤＳＩ
（１５０）はそのリースされた制御ブロック（それがフ
リー間接制御ブロック待ち行列ＦＩＣＢＱ又はフリー直
接制御ブロック待ち行列ＦＤＣＢＱのどちらから待ち行
列解除されても）のコピーフィールドにコード'ＦＦ'を
書き込み、それを間接制御ブロックＩＣＢとして識別す
る。従って、間接制御ブロックＩＣＢのリース・オペレーシ
ョンは、この好ましい実施例では、合計５サイクル・タ
イムを必要とするであろう。

【００４３】図１０は、それ自身のグローバル・オーダ
・マシーンによる制御ブロック記憶装置ＣＢＳへのアク
セスを持つデータ記憶装置インターフェースＤＳＩ（１
５０）のうちの任意のものによって遂行可能な待ち行列
化オペレーションを表わす。グローバル・オーダは制御
ブロック記憶装置ＣＢＳにおける制御ブロックを直接に
読み取り又は書き込むことを可能にする。このプリミテ
ィブはデータ記憶装置インターフェースＤＳＩ（１５
０）に接続されたユーザの１つによって要求可能であ
る。この待ち行列化オペレーションは、マイクロプロセ
ッサのデバイス・コミュニケーション・サーバＤＣＳ
（１４０）によって、更に正確にいえば、それのグロー
バル・オーダ・マシンＧＯＭによって遂行可能である。

【００４４】このオペレーションは、それを要求したユ
ーザに属する１つの待ち行列に置かれるべきメッセージ
を形成する２５６バイトのデータ・バッファ、即ち、一
組の連鎖したデータ・バッファを持つことを可能にす
る。各データ・バッファに１つの直接制御ブロックＤＣ
Ｂが対応し、そのデータ・バッファを操作する代わり
に、データ記憶装置インターフェースＤＳＩ（１５０）
は更に融通性のある関連の制御ブロック、即ち、直接制
御ブロックＤＣＢおよび間接制御ブロックＩＣＢを操作
するだけである。待ち行列化プリミティブを構成する３
つの論理的ステップが図１０に明瞭に示され、そしてそ
れは以下の通りである。

【００４５】ステップ１：データ記憶装置インターフェ
ースＤＳＩ（１５０）は、制御ブロック記憶装置ＣＢＳ
においてこのオペレーションを要求したユーザの待ち行
列制御ブッロクのテール・フィールドを読み取る。この
テール・フィールドは、最後のバッファの制御ブロック
が直接制御ブロックＤＣＢである場合、データ記憶装置
のデータ・バッファにマップされるその最後のバッファ
の制御ブロックのアドレスを表わす。ステップ２：データ記憶装置インターフェースＤＳＩ
（１５０）は、この待ち行列制御ブロックにおいて待ち
行列化されるべきデータ・バッファ又は１セットの連鎖
したデータ・バッファのアドレスをこのテール・フィー
ルドに書き込む。ステップ３：データ記憶装置インターフェースＤＳＩ
（１５０）は、最終的には、新しいメッセージのアドレ
ス又は新しいデータ・バッファのアドレスを前のバッフ
ァ制御ブロックに書き込み、従って、対応するユーザを
宛先とするすべてのメッセージの待ち行列にその新しい
バッファ制御ブロック又は新しいセットのデータ・バッ
ファを挿入する。待ち行列化プリミティブは合計３サイクル・タイムを必
要とし、そしてその３つのステップは連続的に遂行され
なければならない。

【００４６】図１１は、間接制御ブロックＩＣＢによっ
て表わされたメッセージのコピーの待ち行列化オペレー
ションを示す。この待ち行列化オペレーションは、それ
自身のグローバル・オーダ・マシーンによる制御ブロッ
ク記憶装置ＣＢＳへのアクセスを持つデータ記憶装置イ
ンターフェースＤＳＩ（１５０）のうちのどれか１つに
よっても遂行可能である。

【００４７】ステップ５１において、データ記憶装置イ
ンターフェースＤＳＩ（１５０）は直接制御ブロックＤ
ＣＢに対応するメッセージ・アドレスの参照符をバッフ
ァ連鎖制御ブロックＢＣＣＢ／メッセージ連鎖制御ブロ
ックＭＣＣＢポインタ・フィールドに記憶する。ステッ
プ５２において、特定の直接制御ブロックＤＣＢにマッ
プされた同じメッセージを参照する他の間接制御ブロッ
クＩＣＢがあることを示すために、コピー数が関連の直
接制御ブロックＤＣＢにおいてインクレメントされる。
最終的に、ステップ５３では、データ記憶装置インター
フェースＤＳＩ（１５０）は図１０において示された直
接制御ブロックＤＣＢと同じ方法で間接制御ブロックＩ
ＣＢを待ち行列化可能である。従って、間接制御ブロッ
クＩＣＢの待ち行列化オペレーションは合計５サイクル
・タイムを必要とし、これら５つのステップは連続的に
遂行されなければならない。

【００４８】図１２は、ユーザＡの待ち行列制御ブロッ
クにおいて待ち行列化されたメッセージの例を示す。ユ
ーザＡに専用のＱＣＢのヘッド・フィールドは、第１の
直接制御ブロックＤＣＢにマップされた第１メッセージ
のアドレスを表わし、そしてその制御ブロックの次のメ
ッセージ・アドレス・フィールドは、第２メッセージに
マップされたユーザＡの第２の直接制御ブロックＤＣＢ
を表わす。両方の直接制御ブロックＤＣＢのコピーフィ
ールドは数値'１'を記憶し、それは、メッセージ１及び
メッセージ２が他のいずれのユーザにもコピーされなか
ったことを意味する。

【００４９】更に、第２のＱＣＢは、そのコピーフィー
ルドにおけるコード'ＦＦ'によって識別された間接制御
ブロックＩＣＢを指定する。この第１の間接制御ブロッ
クＩＣＢは、第３メッセージに関連のマップされた直接
制御ブロックＤＣＢを指定するメッセージ連鎖制御ブロ
ックＭＣＣＢポインタを有する。この間接制御ブロック
ＩＣＢのコピー数は、直接制御ブロックＤＣＢ及び前記
間接制御ブロックＩＣＢによって表わされる元の制御ブ
ロックを除くと他のコピーがないことを表わすために数
値２にインクレメントされている。

【００５０】この例では、この第１の間接制御ブロック
ＩＣＢの次メッセージ・アドレス・フィールドが第２の
間接制御ブロックＩＣＢを指定する。この第２の間接制
御ブロックＩＣＢは第４メッセージへのアクセスを持つ
ことを可能にし、そしてそれの次メッセージ・アドレス
は、テール・フィールドが最後のメッセージ・アドレス
も記憶するユーザＡのＱＣＢにおいて待ち行列化された
最後のメッセージを表わす。次メッセージ・アドレス・
フィールドにおけるコード'ＦＦ'は、このメッセージが
最後のメッセージであることを表わすことを可能にす
る。

【００５１】図１３は、それ自身のグローバル・オーダ
・マシーンによる制御ブロック記憶装置ＣＢＳへのアク
セスを持つマイクロプロセッサ又はデータ記憶装置イン
ターフェースＤＳＩ（１５０）のうちのどれかによって
遂行可能な待ち行列解除プリミティブを表わす。グロー
バル・オーダ・マシンＧＯＭは、デバイス・コミュニケ
ーション・サーバＤＣＳ（１４０）にあるアービタに制
御ブロック記憶装置ＣＢＳバス許可を要求した後、その
制御ブロック記憶装置ＣＢＳにおける制御ブロックを直
接に読み取り又は書き込むことを可能にする。このプリ
ミティブは、データ記憶装置インターフェースＤＳＩ
（１５０）に接続されたユーザの１つによって要求可能
である。

【００５２】この待ち行列解除オペレーションは、待ち
行列におけるメッセージを処理するために、ユーザがそ
のメッセージ又は１セットのデータ・バッファをその待
ち行列から取り出すことを可能にする。上記データ・バ
ッファは、例えば、他のユーザに転送可能であり、或い
は、制御ブロック記憶装置ＣＢＳに記憶された直接制御
ブロックＤＣＢ又は間接制御ブロックＩＣＢを操作する
だけで多くの他のユーザにマルチキャスト可能である。
データ・バッファはＦＩＦＯの場合と同じ方法で処理さ
れる。直接制御ブロックＤＣＢ又は間接制御ブロックＩ
ＣＢの待ち行列解除プリミティブは、以下の３つのステ
ップより成る。

【００５３】ステップ１：データ記憶装置インターフェ
ースＤＳＩ（１５０）は制御ブロック記憶装置ＣＢＳに
記憶された待ち行列制御ブロックのヘッド・フィールド
を読み取る。このフィールドは、第１の直接制御ブロッ
クＤＣＢ又は間接制御ブロックＩＣＢのアドレスを表わ
す。それが直接制御ブロックＤＣＢである場合、それは
データ記憶装置に含まれたデータ・バッファにマップさ
れる。このアドレスは、その後、メッセージに対するポ
インタとしてメッセージを実体処理することにより使用
されるであろう。ステップ２：この第１制御ブロックの
ために、データ記憶装置インターフェースＤＳＩ（１５
０）はメッセージ制御ブロックにおける次メッセージ・
アドレスを読み取る。ステップ３：データ記憶装置イン
ターフェースＤＳＩ（１５０）は対応するユーザの待ち
行列制御ブロックのヘッド・フィールドに次のメッセー
ジのアドレスを書き込み、従って、この待ち行列解除プ
リミティブを要求したユーザの待ち行列から連鎖したデ
ータ・バッファのセット又はそのメッセージをリリース
する。待ち行列解除プリミティブも読み取り及び書き込
みの３ステップに対して３サイクル・タイムを必要と
し、それらステップは連続的に遂行されなければならな
い。

【００５４】図１４は、それ自身のグローバル・オーダ
・マシーンによる制御ブロック記憶装置ＣＢＳへのアク
セスを持つマイクロプロセッサ又はデータ記憶装置イン
ターフェースＤＳＩ（１５０）のどれか１つによって遂
行可能な直接制御ブロックＤＣＢ又は間接制御ブロック
ＩＣＢのリリース・メッセージ・プリミティブを表わ
す。前述のように、グローバル・オーダ・マシーンは、
デバイス・コミュニケーション・サーバＤＣＳ（１４
０）にあるアービタに制御ブロック記憶装置ＣＢＳバス
許可を要求した後、その制御ブロック記憶装置ＣＢＳに
おける制御ブロックを直接に読み取り又は書き込み可能
となる。このプリミティブは、データ記憶装置インター
フェースＤＳＩ（１５０）に接続されたユーザの１つに
よって要求可能である。

【００５５】リリース・メッセージ・オペレーション
は、フリー待ち行列内の所与のメッセージに対応するデ
ータ・バッファの完全な連鎖（前述のようなバッファご
との連続ではない）を直接に置くことを可能にする。事
実、制御ブロックだけが操作され、そしてこのリリース
・オペレーションは、それが所定のユーザの待ち行列制
御ブロックの代わりにフリー直接制御ブロックＤＣＢ又
はフリー間接制御ブロックＩＣＢに関連することを除け
ば、待ち行列化オペレーションと同じである。

【００５６】更に、フリー待ち行列の完全性を検証する
ために、メッセージ制御ブロックはフリー待ち行列フラ
ッグ（メッセージ連鎖制御ブロックＭＣＣＢのＦＱＦフ
ィールド）を１にセットすることによって「フリー連鎖
情報」でもってフラッグされるであろう。第１の待ち行
列化では、このフラッグされた情報は消去され、待ち行
列情報によって修正されるであろう。リリース・メッセ
ージ・プリミティブは、図１５及び図１６において説明
される「リリース直接制御ブロックＤＣＢ」又は「リリ
ース間接制御ブロックＩＣＢ」の基本的オペレーション
を使用する。

【００５７】図１４はリリース・メッセージ機構の主要
なフローチャートを示す。ステップ７０において、デー
タ記憶装置インターフェースＤＳＩ（１５０）はメッセ
ージ制御ブロックにおけるコピーフィールドを読み取
り、ステップ７１においてその値をチェックする。それ
が値'ＦＦ'を記憶してない（それが直接制御ブロックＤ
ＣＢであることを意味する）場合、プロセスはステップ
７５にジャンプする。そうでない（それが間接制御ブロ
ックＩＣＢであることを意味する）場合、プロセスは継
続する。ステップ７３において、単一の制御ブロック又
は複数の連鎖した制御ブロックより成る間接制御ブロッ
クＩＣＢ連鎖が、図１６において説明したようにリリー
スされる。

【００５８】ステップ７４において、データ記憶装置イ
ンターフェースＤＳＩ（１５０）は間接制御ブロックＩ
ＣＢのメッセージ連鎖制御ブロックＭＣＣＢポインタ・
フィールドを読み取り、関連の直接制御ブロックＤＣＢ
のアドレスを得る。データ記憶装置インターフェースＤ
ＳＩ（１５０）はこの直接制御ブロックＤＣＢにおける
コピーフィールドを読み取る。ステップ７５において、
データ記憶装置インターフェースＤＳＩ（１５０）はコ
ピー数をデクレメントし、その値がステップ７６で０に
比較される。その値が０ではない場合、そのメッセージ
を含む少なくとも１つのユーザ待ち行列が依然として存
在するため、プロセスは停止する。その値が０に等しい
場合、それはその直接制御ブロックＤＣＢが最後のもの
であることそしてデータ・バッファは最早使用されない
であろうことを意味するので、図１５において説明され
るように、その直接制御ブロックＤＣＢ連鎖はリリース
される。

【００５９】図１５は、連続的に遂行されなければなら
ない以下のような３つの論理的ステップより成る直接制
御ブロックＤＣＢリリース・オペレーションを示す。ステップ１：データ記憶装置インターフェースＤＳＩ
（１５０）はフリー直接制御ブロック待ち行列ＦＤＣＢ
Ｑ制御ブロック（ＦＤＱＣＢ）のテールを読み取る。こ
のテール・フィールドは最後のフリー直接制御ブロック
ＤＣＢのアドレスを表わす。ステップ２：データ記憶装置インターフェースＤＳＩ
（１５０）は、フリー直接制御ブロック待ち行列ＦＤＣ
ＢＱにおいて待ち行列化されるべき直接制御ブロックＤ
ＣＢのセットのうちの最後の直接制御ブロックＤＣＢの
アドレスをこのテール・フィールドに書き込む。このア
ドレスは、メッセージ連鎖制御ブロックＭＣＣＢの最後
のバッファ・アドレス・フィールドにおいて、即ち、メ
ッセージの第１直接制御ブロックＤＣＢにおいて見つけ
られる。ステップ３：データ記憶装置インターフェースＤＳＩ
（１５０）は、最終的には、新しいメッセージのアドレ
スを前の直接制御ブロックＤＣＢに書き込み、従って、
フリー直接制御ブロック待ち行列ＦＤＣＢＱの待ち行列
に直接制御ブロックＤＣＢの新しいセットを挿入する。

【００６０】図１６は、連続的に遂行されなければなら
ない以下のような３つの論理的ステップより成る間接制
御ブロックＩＣＢリリース・オペレーションを示す。

【００６１】ステップ１：データ記憶装置インターフェ
ースＤＳＩ（１５０）はフリー間接制御ブロック待ち行
列ＦＩＣＢＱ制御ブロック（ＦＩＱＣＢ）のテールを読
み取る。このテール・フィールドは最後のフリー間接制
御ブロックＩＣＢのアドレスを表わす。ステップ２：データ記憶装置インターフェースＤＳＩ
（１５０）は、フリー間接制御ブロック待ち行列ＦＩＣ
ＢＱにおいて待ち行列化されるべき間接制御ブロックＩ
ＣＢのセットのうちの第１の間接制御ブロックＩＣＢの
アドレスをこのテール・フィールドに書き込む。ステップ３：データ記憶装置インターフェースＤＳＩ
（１５０）は、最終的には、新しいメッセージのアドレ
スを前の間接制御ブロックＩＣＢに書き込み、従って、
フリー間接制御ブロック待ち行列ＦＩＣＢＱの待ち行列
に間接制御ブロックＩＣＢの新しいセットを挿入する。リリース・オペレーションに対して必要なサイクル・タ
イムの合計数は、直接制御ブロックＤＣＢ又は間接制御
ブロックＩＣＢがリリースされるケースに依存する。

【００６２】図１７は、パケット長（バイト）の関数と
してのライン・インターフェース・モジュールＬＩＭス
ループット（Ｍｂｐｓ）の図を示す。この図では、修正
された構造によるライン・インターフェース・モジュー
ルＬＩＭスループットは短いパケット長の時に速く大き
くなり、２０バイト・パケット長の時に最大（４００Ｍ
ｂｐｓ）となることが注目される。４０ナノ秒の制御ブ
ロック記憶装置ＣＢＳバス・サイクル・タイムを仮定す
ると、それは２.２メガ・パケット／秒となる。これ
は、パケット長が１２バイト・パケットである時に２１
０Ｍｂｐｓの媒体を処理することを可能にする。この方
法では、このライン・インターフェース・モジュールＬ
ＩＭの実施は、満足すべき媒体の利用では約Ｔ３の速度
（４５Ｍｂｐｓ）で、及びＴ３の速度の３倍（１５５Ｍ
ｂｐｓ）であるＯＣ３（光学的キャリア）に達するため
にはＴ３を超える速度で、すべてのタイプの通信をサポ
ートするであろう。

【００６３】図１８はマルチキャスト処理の例を示す。
このケースでは、データ記憶装置（１００）に記憶され
たデータ・バッファ（１０）及び（１１）はユーザのメ
ッセージを表わす。データ・バッファ（１０）及び（１
１）は、それぞれ、前述のようなテンプレートを有する
直接制御ブロックＤＣＢ（１２）及び（１３）に関連付
けられる。第１の直接制御ブロックＤＣＢ（１２）の次
バッファ・アドレス・フィールドは、矢印（１２−１）
によって示された同じメッセージの次の直接制御ブロッ
クＤＣＢ（１３）を指定可能にする。第２の直接制御ブ
ロックＤＣＢがメッセージの最後のデータ・バッファを
含むデータ・バッファに関連する時、次バッファ・アド
レス・フィールドは'ＦＦ'を記憶し、一方、第１の直接
制御ブロックＤＣＢは、次のメッセージがあれば、それ
を含むデータ・バッファのアドレスを記憶するであろ
う。次のメッセージのアドレスを第２の直接制御ブロッ
クＤＣＢに記憶する必要はない。前述のように、それら
直接制御ブロックＤＣＢ（１２）及び（１３）は制御ブ
ロック記憶装置ＣＢＳにも記憶可能である。それら直接
制御ブロック（ＤＣＢ）に関連して、矢印（１４ー
１）、（１５ー１）及び（１６ー１）によって表わされ
たメッセージ連鎖制御ブロックＭＣＣＢポインタ・フィ
ールドのために、元の制御ブロック（１２）を指定する
間接制御ブロックＩＣＢ（１４）、（１５）及び（１
６）がある。

【００６４】それら間接制御ブロックＩＣＢはそれらの
コピーフィールドに表示'ＦＦ'を記憶する。このフィー
ルドは間接制御ブロックＩＣＢがフリー間接制御ブロッ
ク待ち行列ＦＩＣＢＱにおいて待ち行列化される時に使
用されるだけなので、次のバッファ・アドレスは空であ
る。それら間接制御ブロックＩＣＢの他のフィールド
は、必要な情報があれば、それを記憶するであろう。

【００６５】図１９及び図２０は、拡張直接制御ブロッ
クＤＣＢ及び拡張間接制御ブロックＩＣＢが含む種々の
フィールド示す。拡張直接制御ブロックＤＣＢおよび拡
張間接制御ブロックＩＣＢの主たる目的は、直接制御ブ
ロックＤＣＢにマップされた各データ・バッファに各間
接制御ブロックＩＣＢを関連付けることである。それが
意味することは、メッセージ・ブロックの代わりにバッ
ファ・レベルで制御ブロックをコピーすることによっ
て、各直接制御ブロックＤＣＢ及び間接制御ブロックＩ
ＣＢにおけるオフセット表示フィールド及びバイト・カ
ウント表示フィールド（図４参照）により種々のデータ
内容を持ったメッセージを作成することが可能になると
いうことである。その拡張は、ＴＣＰ／ＩＰセグメント
化機能を実施するために使用可能である。しかし、この
拡張は直接制御ブロックＤＣＢおよび間接制御ブロック
ＩＣＢのあるフィールドにおけるいくつかの修正を必要
とする。

【００６６】図１９は、図５において既に示された基本
フィールドに加えて拡張直接制御ブロックＤＣＢが含む
フィールドを以下で詳細に示す。（ａ）１バイトのコピーフィールド。これは、制御ブロ
ックによって暗黙的に参照されるデータのコピー数の値
を示す。（ｂ）１バイトのバイト・カウント・フィールド。これ
はそのバッファで使用されるバイトの数を与える。（ｃ）２バイトの次バッファ・アドレス・フィールド。
直接制御ブロックＤＣＢの場合、このフィールドはユー
ザ待ち行列において直接制御ブロックＤＣＢを（その
後、関連のデータ・バッファを）連鎖する（その連鎖し
たバッファがメッセージを形成する）ために、又はフリ
ー直接制御ブロックＤＣＢ待ち行列において直接制御ブ
ロックＤＣＢを連鎖する（フリー・バッファはすべてこ
の待ち行列において連鎖される）ために使用される。（ｄ）１バイトのオフセット・フィールド。これはその
バッファにおけるデータの始めを表わす。（ｅ）１ビットのフリー待ち行列フラッグ（ＦＱＦ）。
これは、それが１に等しい時、メッセージを形成するバ
ッファの連鎖がフリー待ち行列内にあることを表わす。（ｆ）２バイトのボイド（ｖｏｉｄ）フィールド。（ｇ）２バイトの合計メッセージ・カウント・フィール
ド。これはそのメッセージにおいて使用されるバイトの
数を与える。（ｈ）２バイトの次のメッセージ・アドレス・フィール
ド。（ｉ）２バイトの最後のバッファ・アドレス・フィール
ド。これは１つのメッセージの最後の直接制御ブロック
ＤＣＢの（その後、データ・バッファの）アドレスを与
える。

【００６７】図２０は、拡張間接制御ブロックＩＣＢが
含む種々なフィールドを詳細に示す。次のようないくつ
かの間接制御ブロックＩＣＢフィールドが修正されてい
る。（ａ）次バッファ・アドレス・フィールドは（フリー間
接制御ブロック待ち行列ＦＩＣＢＱにおける間接制御ブ
ロックＩＣＢの連鎖に加えて）ユーザ待ち行列における
同じメッセージの間接制御ブロックＩＣＢを連鎖するこ
とも可能にする。（ｂ）メッセージ連鎖制御ブロックＭＣＣＢポインタ・
フィールドはバッファ連鎖制御ブロックＢＣＣＢポイン
タ・フィールドとなり、メッセージを形成する間接制御
ブロックＩＣＢの連鎖において各間接制御ブロックＩＣ
Ｂに対し１つの直接制御ブロックＤＣＢを関連付ける。（ｃ）間接制御ブロックＩＣＢリリース・オペレーショ
ンに対する直接制御ブロックＤＣＢの場合と同じよう
に、最後のバッファ・アドレス・フィールドが使用され
る。

【００６８】図２１は、メッセージのマルチキャストよ
りも更に複雑な機能を与えるために拡張制御ブロックを
使用する時のマルチキャスト処理の一例を示す。基本的
には、マルチキャストはメッセージコピーのために使用
される。その場合、各メッセージは、１つの特定なデー
タ・バッファ及び１つの連鎖したデータ・バッファを含
み得るものであり、メッセージ制御ブロックに関連付け
られる。従って、この基本的マルチキャストは同じデー
タ（メッセージ内容）を何回も参照することを可能にす
る。この例はデータ・バッファのレベルでコピーを説明
する。間接制御ブロックＩＣＢにより表わされるコピー
されたバッファは、直接制御ブロックＤＣＢにより表わ
された元のデータ・バッファとは異なる内容を持つこと
がある。

【００６９】この例は、１つのメッセージ（ＭＳＧ
Ａ）がユーザ待ち行列Ｘ、Ｙ、Ｚによって表わされた３
つのユーザ（Ｘ、Ｙ、Ｚ）により共用される。メッセー
ジＡは３つのユーザの待ち行列における第１メッセージ
であり、それは３つのデータ・バッファ（バッファ１、
バッファ２、バッファ３）を有する。ユーザ待ち行列Ｘ
は直接制御ブロックＤＣＢを含み、一方、ユーザ待ち行
列Ｙ及びＺはメッセージＡに関連した間接制御ブロック
ＩＣＢを含む。

【００７０】第１ののデータ・バッファ（バッファ１）
は第１の直接制御ブロックＤＣＢにマップされ、その第
１の直接制御ブロックＤＣＢの次バッファ・アドレス・
フィールドが第２のデータ・バッファ（バッファ２）に
マップされた第２の直接制御ブロックＤＣＢを指定す
る。この第２の直接制御ブロックＤＣＢは、第３のデー
タ・バッファ（バッファ３）にマップされた第３の直接
制御ブロックＤＣＢを指定する。この第３の直接制御ブ
ロックＤＣＢのアドレスは、第１の直接制御ブロックＤ
ＣＢの最後のバッファ・アドレス・フィールドに記憶さ
れる。各直接制御ブロックＤＣＢは、データ・バッファ
の始めを表わすことを可能にし、そしてバイト・カウン
ト・フィールドと組み合わせて、直接制御ブロックＤＣ
Ｂ内容を決定するオフセット・フィールドを有する。更
に、各直接制御ブロックＤＣＢのコピー数は、各データ
・バッファ（バッファ１乃至３）がユーザ待ち行列Ｙ及
びＺの間接制御ブロックＩＣＢによって指定されるた
め、数値３までインクレメントされる。

【００７１】ユーザ待ち行列Ｘは第２メッセージＢも記
憶する。その第２メッセージのアドレスは第１の直接制
御ブロックＤＣＢの次メッセージ・アドレス・フィール
ドに記憶される。単一のデータ・バッファを含むこの第
２メッセージは単一の直接制御ブロックＤＣＢにマップ
される。このメッセージは他の如何なるユーザにもコピ
ーされていないため、その単一の直接制御ブロックＤＣ
Ｂのコピー数は'１'である。

【００７２】前述のように、この例は、各間接制御ブロ
ックＩＣＢに１つのデータバッファが対応するが、デー
タ・バッファにマップされた間接制御ブロックＩＣＢは
ないという複雑なケースを示す。従って、ユーザ待ち行
列Ｙは３つの間接制御ブロックＩＣＢを記憶し、その各
々は、間接制御ブロックＩＣＢのバッファ連鎖制御ブロ
ックＢＣＣＢポインタ・フィールドによって前述の直接
制御ブロックＤＣＢを指定する。各間接制御ブロックＩ
ＣＢのオフセット・フィールドは各コピーされたデータ
・バッファと元のデータ・バッファとの内容の区別を得
ることを可能にする。各間接制御ブロックＩＣＢの次バ
ッファ・アドレス・フィールドは次の間接制御ブロック
ＩＣＢを指定し、一方、最後の間接制御ブロックＩＣＢ
はコード'ＦＦ'を記憶する。更に、第１間接制御ブロッ
クＩＣＢの最後のバッファ・アドレスは、このユーザＹ
に対してコピーされたメッセージＡの第３の間接制御ブ
ロックＩＣＢである最後の間接制御ブロックＩＣＢを指
定する。

【００７３】第１の間接制御ブロックＩＣＢは、次のメ
ッセージに対応する次の制御ブロックのアドレスを次メ
ッセージ・アドレス・フィールドに記憶する。この例で
は、直接制御ブロックＤＣＢにマップされたメッセージ
Ｃはユーザ待ち行列Ｙに待ち行列化される。従って、コ
ピーされてないこのメッセージはコピーフィールドに数
値'１'を記憶する。そのメッセージはユーザＺにもコピ
ーされている。従って、メッセージＡに対応する間接制
御ブロックＩＣＢはユーザ待ち行列Ｚに記憶され、ユー
ザ待ち行列Ｙに関して説明した機構と同じ機構に関連す
る。ユーザＺのメッセージＡには、単一のデータ・バッ
ファを含み且つ単一の直接制御ブロックＤＣＢにマップ
された第２メッセージＤが続く。

【００７４】前述の間接制御ブロックＩＣＢはすべて制
御ブロックのタイプを表わすためのコード'ＦＦ'をコピ
ーフィールドに記憶するといえる。間接制御ブロックＩ
ＣＢが第１のデータ・バッファにマップされた直接制御
ブロックＤＣＢである場合、コピーフィールドにおける
コード'ＦＦ'はその制御ブロックを間接制御ブロックＩ
ＣＢとして考察することを可能にし、従って、データ・
バッファは無効にされる。

【００７５】

【発明の効果】本発明の方法及び装置は、再書き込み及
び再削除という不要な動作の実行を回避することによっ
て、マルチキャストのパフォーマンスを改良することを
可能にする。

【図面の簡単な説明】

【図１】従来技術における基本的ライン・インターフェ
ース・モジュールＬＩＭアーキテクチャを示すブロック
図である。

【図２】従来技術における基本的ライン・インターフェ
ース・モジュールＬＩＭのパケット長の関数としてのラ
イン・インターフェース・モジュールＬＩＭスループッ
トを示すグラフである。

【図３】本発明に従って好ましいライン・インターフェ
ース・モジュールＬＩＭアーキテクチャの構造を組み込
んだ通信システムのブロック図である。

【図４】基本的な制御ブロックの種々なフィールドを示
す図である。

【図５】本発明に従って使用される直接制御ブロックＤ
ＣＢの種々のフィールドを示す図である。

【図６】本発明に従って使用される間接制御ブロックＩ
ＣＢの種々のフィールドを示す図である。

【図７】本発明に従った直接制御ブロックＤＣＢ及び間
接制御ブロックＩＣＢの使用例を示すブロック図であ
る。

【図８】本発明に従って制御ブロック記憶装置ＣＢＳへ
のアクセスを有するデータ記憶装置インターフェースＤ
ＳＩ又はデバイス・コミュニケーション・サーバＤＣＳ
により遂行される直接制御ブロックＤＣＢ・リース機構
を示すブロック図である。

【図９】データ記憶装置インターフェースＤＳＩ又はデ
バイス・コミュニケーション・サーバＤＣＳによって遂
行される間接制御ブロックＩＣＢのリース機構を示すブ
ロック図である。

【図１０】データ記憶装置インターフェースＤＳＩ又は
デバイス・コミュニケーション・サーバＤＣＳによって
遂行される直接制御ブロックＤＣＢの待ち行列化機構を
示すブロック図である。

【図１１】データ記憶装置インターフェースＤＳＩ又は
デバイス・コミュニケーション・サーバＤＣＳによって
遂行される間接制御ブロックＩＣＢの待ち行列化機構を
示す流れ図である。

【図１２】ユーザＡの待ち行列制御ブロックにおいて待
ち行列化された直接制御ブロックＤＣＢメッセージの例
を示すブロック図である。

【図１３】データ記憶装置インターフェースＤＳＩ又は
デバイス・コミュニケーション・サーバＤＣＳによって
遂行される直接制御ブロックＤＣＢ及び間接制御ブロッ
クＩＣＢの待ち行列化解除機構を示すブロック図であ
る。

【図１４】本発明に従って制御ブロック記憶装置ＣＢＳ
へのアクセスを有するようにデータ記憶装置インターフ
ェースＤＳＩ又はデバイス・コミュニケーション・サー
バＤＣＳによって遂行されるリリース機構を示す流れ図
である。

【図１５】データ記憶装置インターフェースＤＳＩ又は
デバイス・コミュニケーション・サーバＤＣＳによって
遂行される直接制御ブロックＤＣＢのリリース機構を示
すブロック図である。

【図１６】データ記憶装置インターフェースＤＳＩ又は
デバイス・コミュニケーション・サーバＤＣＳによって
遂行される間接制御ブロックＩＣＢのリリース機構を示
すブロック図である。

【図１７】従来技術のライン・インターフェース・モジ
ュールＬＩＭスループットに比較した本発明のライン・
インターフェース・モジュールＬＩＭスループットをパ
ケット長（バイト）の関数として示すグラフである。

【図１８】直接制御ブロックＤＣＢ及び間接制御ブロッ
クＩＣＢを使用するマルチキャスト・オペレーションの
例を示すブロック図である。

【図１９】拡張直接制御ブロックＤＣＢの種々のフィー
ルドを示す図である。

【図２０】拡張間接制御ブロックＩＣＢの種々のフィー
ルドを示す図である。

【図２１】拡張直接制御ブロックＤＣＢ及び拡張間接制
御ブロックＩＣＢを使用するマルチキャスト・オペレー
ションの例を示すブロック図である。

【符号の説明】

１００・・・データ記憶装置１０１・・・データ記憶（ＤＳ）バス１０２・・・高性能パラレル（ＨＰＰＢ）バス１０３・・・制御ブロック記憶（ＣＢＳ）バス１１０・・・データ記憶マネージャ（ＤＳＭ）１２０・・・ローカル記憶装置１３０・・・マイクロプロセッサ１４０・・・デバイス・コミュニケーション・サーバ
（ＤＣＳ）１５０・・・データ記憶インターフェース（ＤＳＩ）１５２・・・インターフェース・アダプタ（ＩＦＡ）／
スキャナ１５４・・・接続サブシステム（ＣＳＳ）スイッチ１６０・・・制御ブロック記憶装置（ＣＢＳ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者クロード・バッソーフランス国ニース 06200、アベニュー・ドゥ・ラ・ランテルン 252番地 (72)発明者ディディエール・ジロールフランス国カンヌ−シュル−メール 06800、シュメン・デュ・バル・フルーリ 84番地 (72)発明者ジャン・カルバニャックフランス国ラ・ゴード 06610、シュメン・レス・バリエール 187番地 (72)発明者クロード・ギャランドフランス国カンヌ・シュル−メール 06800、アベニュー・デ・テュイリエール 56番地

Claims

(57)【特許請求の範囲】

【請求項１】複数の宛先ユーザによって共用され且つデ
ータ記憶バスを介して前記ユーザによってアクセスされ
るメモリより成る通信システムにおいて該宛先ユーザに
メッセージをマルチキャストする方法であって、前記メ
モリは複数の制御ブロックによって制御される複数のデ
ータ・バッファで編成され、マルチキャストされるべき
各メッセージは連鎖したデータ・バッファより成り、各
宛先ユーザのメッセージの制御ブロックを記憶するユー
ザ待ち行列が該宛先ユーザに関連付けられ、前記ユーザ
待ち行列はユーザ待ち行列制御ブロックによって制御さ
れるものにおいて、（ａ）複数の直接制御ブロック内に前記複数の制御ブロ
ックを編成するステップであって、該直接制御ブロック
の各々は、直接制御ブロックのアドレスと所定の関係を
有するアドレスを持ったデータ・バッファに関連付けら
れることと、（ｂ）すべてのフリー直接制御ブロックのアドレスを記
憶し且つ該フリー直接制御ブロックを連鎖するフリー直
接制御ブロック待ち行列を形成するステップであって、
該待ち行列は第１のフリー直接制御ブロックのアドレス
及び最後のフリー直接制御ブロックのアドレスを、それ
ぞれ、ヘッド・フィールド及びテール・フィールドに記
憶するフリー直接待ち行列制御ブロックによって制御さ
れることと、（ｃ）マルチキャスト機能がメッセージごとに遂行され
るのを可能にするために複数の間接制御ブロック内に前
記複数の制御ブロックを編成するステップと、（ｄ）すべてのフリー間接制御ブロックのアドレスを記
憶し且つ該フリー間接制御ブロックを連鎖するフリー間
接制御ブロック待ち行列を形成するステップであって、
該待ち行列は第１のフリー間接制御ブロックのアドレス
及び最後のフリー間接制御ブロックのアドレスを、それ
ぞれ、ヘッド・フィールド及びテール・フィールドに記
憶するフリー間接待ち行列制御ブロックによって制御さ
れることと、（ｅ）前記フリー直接制御ブロック待ち行列から必要な
数のフリー直接制御ブロックをリースするステップであ
って、各フリー直接制御ブロックはフリー・データ・バ
ッファにおいて受信されたメッセージを記憶するために
該フリー・データ・バッファに関連付けられていること
と、（ｆ）元のメッセージを構成する関連付けられたデータ
・バッファに関する情報を前記フリー直接制御ブロック
に記憶するステップと、（ｇ）前記ユーザ待ち行列において関連の直接制御ブロ
ックを待ち行列化することによって、前記メッセージを
１つの選択されたユーザのメッセージ待ち行列において
待ち行列化するステップと、（ｈ）各マルチキャスト・オペレーションに対して、前
記間接制御ブロックの各々においてマルチキャストされ
るべきメッセージに関する情報を記憶するために、フリ
ー間接制御ブロック待ち行列からフリー間接制御ブロッ
クを連続的にリースするステップと、（ｉ）マルチキャストされるべきメッセージに関する情
報を前記フリー間接制御ブロックの各々に記憶するステ
ップであって、各間接制御ブロックは元のメッセージの
第１データ・バッファに対応する直接制御ブロックを指
示し、前記間接制御ブロックの各々はコピーされたメッ
セージを表わすことと、（ｊ）各マルチキャスト・オペレーションに対して、メ
ッセージが送られるべき各ユーザのメッセージ待ち行列
において前記間接制御ブロックを待ち行列化するステッ
プと、より成る方法。
【請求項２】前記ステップ（ｈ）は、（ｋ）前記フリー間接制御ブロック待ち行列及びフリー
直接制御ブロック待ち行列の一方を選択するステップ
と、（ｌ）フリー間接制御ブロック又はフリー直接制御ブロ
ックのアドレスを表わす前記ステップ（ｋ）において選
択された待ち行列のヘッド・フィールドを読み取るステ
ップと、（ｍ）前記直接制御ブロック又は間接制御ブロックによ
って表わされた次のフリー直接制御ブロック又はフリー
間接制御ブロックのアドレスを読み取るステップと、（ｎ）前記ステップ（ｋ）において選択された待ち行列
のヘッド・フィールドに前記次のフリー直接制御ブロッ
ク又はフリー間接制御ブロックのアドレスを書き込むス
テップと、（ｏ）前記リースされた直接制御ブロック又は間接制御
ブロックのコピーフィールドに、該制御ブロックが間接
制御ブロックとして使用されるべきことを示すための特
別コードを記憶するステップと、より成り、フリー間接制御ブロック待ち行列が空である
ためにフリー直接制御ブロックが選択される場合、対応
するデータ・バッファが空にされることを特徴とする請
求項１に記載の方法。
【請求項３】前記ステップ（ｊ）は、（ｐ）前記元のメッセージの第１データ・バッファに対
応する直接制御ブロックのアドレス参照を前記間接制御
ブロックに記憶するステップと、（ｑ）前記直接制御ブロックにおけるコピーフィールド
に含まれた数値をインクレメントするステップと、（ｒ）前記ユーザ待ち行列における既に待ち行列化され
た間接制御ブロック又は最後のデータ・バッファに対応
する直接制御ブロックのアドレスを表わすユーザ待ち行
列制御ブロックのテール・フィールドを読み取るステッ
プと、（ｓ）待ち行列化するために前記間接制御ブロックのア
ドレスを前記テール・フィールドに書き込むステップ
と、（ｔ）待ち行列化するために新しい間接制御ブロックの
アドレスを、前記ユーザ待ち行列において既に待ち行列
化された前の直接制御ブロック又は間接制御ブロックに
書き込むステップと、より成ることを特徴とする請求項１又は２に記載の方
法。
【請求項４】前記方法は、（ｕ）ユーザ待ち行列から待ち行列解除した後、複数の
直接制御ブロックに対応する元のメッセージ又は特定の
間接制御ブロックに対応するコピーされたメッセージを
リリースし、フリー直接制御ブロック待ち行列又はフリ
ー間接制御ブロック待ち行列に戻すステップと、とより成り、前記ステップ（ｕ）は、（ｖ）コピーフィールドを読み取るステップと、（ｘ）前記コピーフィールドが前記特別コードを記憶す
るかどうかをチェックするステップと、（ｙ）前記特別コードが検出された場合、（イ）最後のフリー間接制御ブロックのアドレスを表わ
すフリー間接待ち行列制御ブロックのテール・フィール
ドを読み取り、（ロ）新しい間接制御ブロックアドレスをテール・フィ
ールドに書き込み、そして、（ハ）前記新しい間接制御ブロックのアドレスを最後の
間接制御ブロックに書き込んで最後の間接制御ブロック
を新しい間接制御ブロックに指定可能にすることによっ
て、前記間接制御ブロックリリースし、そして前記間接制御
ブロックに関連付けられた直接制御ブロックのコピー数
を読み取るステップと、（ｚ）前記コピーフィールドが前記特別コードを記憶し
てない場合、コピー数をデクレメントするステップと、（α）コピー数がゼロに等しいかどうかをチェックする
ステップと、（β）コピー数がゼロに等しくない場合、リリース・オ
ペレーションを終了するステップと、（γ）コピー数がゼロに等しい場合、（イ）最後のフリー直接制御ブロックのアドレスを表わ
すフリー直接待ち行列制御ブロックのテール・フィール
ドを読み取り、（ロ）前記複数の直接制御ブロックのうちの最後の直接
制御ブロックのアドレスをテール・フィールドに書き込
み、そして、（ハ）前記複数の直接制御ブロックのうちの第１の直接
制御ブロックのアドレスを、フリー直接制御ブロック待
ち行列において既に待ち行列化された最後のフリー直接
制御ブロックに書き込むことによって、前記メッセージに対応する前記複数の直接制御ブロック
をリリースするステップと、より成ることを特徴とする請求項３に記載の方法。
【請求項５】複数の宛先ユーザによって共用され且つデ
ータ記憶バスを介して前記ユーザによってアクセスされ
るメモリより成る通信システムにおいて該宛先ユーザに
メッセージをマルチキャストするための装置であって、
前記メモリは複数の制御ブロックによって制御される複
数のデータ・バッファで編成され、送信されるべき各メ
ッセージは連鎖したデータ・バッファより成り、各宛先
ユーザのメッセージの制御ブロックを記憶するユーザ待
ち行列が該宛先ユーザに関連付けられ、前記ユーザ待ち
行列はユーザ待ち行列制御ブロックによって制御される
ものにおいて、前記複数の制御ブロックは、（ａ）複数の直接制御ブロックであって、該直接制御ブ
ロックの各々は、直接制御ブロックのアドレスと所定の
関係を有するアドレスを持ったデータ・バッファに関連
付けられることと、（ｂ）すべてのフリー直接制御ブロックのアドレスを記
憶し且つ該フリー直接制御ブロックを連鎖するフリー直
接制御ブロック待ち行列であって、該待ち行列は第１の
フリー直接制御ブロックのアドレス及び最後のフリー直
接制御ブロックのアドレスを、それぞれ、ヘッド・フィ
ールド及びテール・フィールドに記憶するフリー直接待
ち行列制御ブロックによって制御されることと、（ｃ）マルチキャスト機能がメッセージごとに遂行され
るのを可能にするための複数の間接制御ブロックと、（ｄ）すべてのフリー間接制御ブロックのアドレスを記
憶し且つ該フリー間接制御ブロックを連鎖するフリー間
接制御ブロック待ち行列であって、該待ち行列は第１の
フリー間接制御ブロックのアドレス及び最後のフリー間
接制御ブロックのアドレスを、それぞれ、ヘッド・フィ
ールド及びテール・フィールドに記憶するフリー間接待
ち行列制御ブロックによって制御されることと、より成る装置。
【請求項６】前記直接制御ブロックの各々は、コピーされたメッセージの数を記憶するための手段と、前記直接制御ブロックに対応するデータ・バッファにお
いて使用されたバイトの数を記憶するための手段と、次のデータ・バッファのアドレスを記憶するための手段
と、メッセージの最後のデータ・バッファのアドレスを記憶
するための手段と、次のメッセージがある場合、該次のメッセージのアドレ
スを記憶し、次のメッセージがない場合、当該メッセー
ジが最後のメッセージであることを表わす特別コードを
記憶するための手段と、とより成ることを特徴とする請求項５に記載の装置。
【請求項７】前記間接制御ブロックの各々は、コピーされたメッセージの制御ブロックとして前記直接
制御ブロックの１つと関連して使用されるべきことを表
わす特別コードを記憶するための手段と、前記直接制御ブロックに対応するデータ・バッファにお
いて使用されたバイトの数を記憶するための手段と、次のデータ・バッファのアドレスを記憶するための手段
と、元のメッセージに対応する前記直接制御ブロックの１つ
のアドレスを記憶するための手段と、次のメッセージがある場合、該次のメッセージのアドレ
スを記憶し、次のメッセージがない場合、当該メッセー
ジが最後のメッセージであることを表わす特別コードを
記憶するための手段と、とより成ることを特徴とする請求項５に記載の装置。
【請求項８】前記直接制御ブロック及び間接制御ブロッ
クの各々は、データ・バッファにおけるデータの始めを表わすための
手段と、メッセージのデータ・バッファにおいて使用されたバイ
トの数を記憶するための手段と、とより成ることを特徴とする請求項５、６または７に記
載の装置。
【請求項９】前記複数の間接制御ブロックはマルチキャ
スト機能がデータ・バッファ毎に遂行されることを可能
にするように修正されて拡張間接制御ブロックを形成す
ること、及び各拡張間接制御ブロックは対応するメッセ
ージの各直接制御ブロックを指定することを特徴とする
請求項５に記載の装置。
【請求項１０】前記直接制御ブロックの各々は、コピーされたメッセージの数を記憶するための手段と、前記直接制御ブロックに対応するデータ・バッファにお
いて使用されたバイトの数を記憶するための手段と、次のデータ・バッファのアドレスを記憶するための手段
と、メッセージの最後のデータ・バッファのアドレスを記憶
するための手段と、次のメッセージがある場合、該次のメッセージのアドレ
スを記憶し、次のメッセージがない場合、当該メッセー
ジが最後のメッセージであることを表わす特別コードを
記憶するための手段と、データ・バッファにおけるデータの始めを表わすための
手段と、メッセージのデータ・バッファにおいて使用されたバイ
トの数を記憶するための手段と、とより成ることを特徴とする請求項９に記載の装置。
【請求項１１】前記拡張間接制御ブロックの各々は、コピーされたメッセージの制御ブロックとして前記直接
制御ブロックの１つと関連して使用されるべきことを表
わす特別コードを記憶するための手段と、前記直接制御ブロックに対応するデータ・バッファにお
いて使用されたバイトの数を記憶するための手段と、次のデータ・バッファのアドレスを記憶するための手段
と、修正された内容でもって複数のコピーされたメッセージ
を作る元のメッセージに対応する前記直接制御ブロック
の１つのアドレスを記憶するための手段と、次のメッセージがある場合、該次のメッセージのアドレ
スを記憶し、次のメッセージがない場合、当該メッセー
ジが最後のメッセージであることを表わす特別コードを
記憶するための手段と、メッセージの最後のデータ・バッファのアドレスを記憶
するための手段と、データ・バッファにおけるデータの始めを表わすための
手段と、メッセージのデータ・バッファにおいて使用されたバイ
トの数を記憶するための手段と、とより成ることを特徴とする請求項９又は請求項１０に
記載の装置。
【請求項１２】前記メモリへのバスアクセスを調停する
ためのアービトレーション手段と、動作制御手段によって制御されるマイクロプロセッサの
ためのローカル記憶装置と、宛先ユーザをインターフェースするための少なくとも１
つのデータ記憶インターフェースと、前記メモリにおけるデータ・バッファと関連付けられた
直接制御ブロック及び間接制御ブロックを記憶し、デー
タ・バッファから独立して前記直接制御ブロック又は間
接制御ブロックへのアクセスを可能にするために前記マ
イクロプロセッサ及び各データ記憶インターフェースに
接続された分離手段と、前記分離手段を各データ記憶インターフェース及び前記
動作制御手段に接続し、直接制御ブロック及び間接制御
ブロックを前記分離手段に送信するための第２のバス
と、前記第２のバスに接続され、前記分離手段、前記データ
記憶インターフェース及び前記動作制御手段による前記
第２のバスへのアクセスを調停するためのアービタと、宛先ユーザによって要求された直接制御ブロック及び間
接制御ブロックの待ち行列化、待ち行列解除、リース及
びリリース・オペレーションを処理するための各データ
記憶インターフェースに専用のオーダ処理手段と、より成る請求項５、６、７、８、９、１０または１１に
記載の装置。