JP2544838B2 - 磁気ディスク読出増幅器の切換回路 - Google Patents
磁気ディスク読出増幅器の切換回路Info
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Description
【０００１】
【産業上の利用分野】本発明は磁気ディスクの読出増幅
器の切換回路に関し、特に磁気ディスクから読出すため
の複数個の読出増幅器を切換える磁気ディスク読出増幅
器の切換回路に関する。
器の切換回路に関し、特に磁気ディスクから読出すため
の複数個の読出増幅器を切換える磁気ディスク読出増幅
器の切換回路に関する。
【０００２】
【従来の技術】従来のかかる磁気ディスク読出増幅器の
切換回路は、複数の磁気ヘッドにそれぞれ接続され読出
され読出増幅器をインバータ回路により制御している。
切換回路は、複数の磁気ヘッドにそれぞれ接続され読出
され読出増幅器をインバータ回路により制御している。
【０００３】図３はかかる従来の一例を示す磁気ディス
ク読出増幅器の切換回路図である。図３に示すように、
従来の磁気ディスク読出増幅器の切換回路は、磁気ヘッ
ド３Ａ，３Ｂを入力側に接続した読出増幅器としての電
流出力型差動増幅器１，２を切換えるものである。すな
わち、差動増幅器１，２の非反転出力端子および反転出
力端子は各々結線して出力端子Ｏ１，Ｏ２に接続される
とともに、負荷抵抗Ｒ１，Ｒ２を介して電圧源５に接続
される。これら差動増幅器１，２を切換えるには、切換
信号入力端子ＩＮに接続され切換信号Ａを反転させるイ
ンバータ回路（以下、ＩＮＶと称す）１１からなる切換
制御回路と、電圧源４及びＮＰＮトランジスタＱ３で構
成した定電流源１０と、切換信号入力端子ＩＮの電圧及
びＩＮＶ１１の出力電圧により差動増幅器１，２の定電
流を切換えるための定電流端子１ａ，２ａをコレクタに
差動接続された定電流切換用ＮＰＮトランジスタＱ１，
Ｑ２とを有している。このトランジスタＱ１，Ｑ２のエ
ミッタは定電流源１０に共通接続され、トランジスタＱ
１，Ｑ２の定電流Ｉ０を供給する。尚、電流Ｉ０１はＩ
１１＋Ｉ２１、電流Ｉ０２はＩ１２＋Ｉ２２であり、ま
た電流Ｉ０はＩ１＋Ｉ２である。
ク読出増幅器の切換回路図である。図３に示すように、
従来の磁気ディスク読出増幅器の切換回路は、磁気ヘッ
ド３Ａ，３Ｂを入力側に接続した読出増幅器としての電
流出力型差動増幅器１，２を切換えるものである。すな
わち、差動増幅器１，２の非反転出力端子および反転出
力端子は各々結線して出力端子Ｏ１，Ｏ２に接続される
とともに、負荷抵抗Ｒ１，Ｒ２を介して電圧源５に接続
される。これら差動増幅器１，２を切換えるには、切換
信号入力端子ＩＮに接続され切換信号Ａを反転させるイ
ンバータ回路（以下、ＩＮＶと称す）１１からなる切換
制御回路と、電圧源４及びＮＰＮトランジスタＱ３で構
成した定電流源１０と、切換信号入力端子ＩＮの電圧及
びＩＮＶ１１の出力電圧により差動増幅器１，２の定電
流を切換えるための定電流端子１ａ，２ａをコレクタに
差動接続された定電流切換用ＮＰＮトランジスタＱ１，
Ｑ２とを有している。このトランジスタＱ１，Ｑ２のエ
ミッタは定電流源１０に共通接続され、トランジスタＱ
１，Ｑ２の定電流Ｉ０を供給する。尚、電流Ｉ０１はＩ
１１＋Ｉ２１、電流Ｉ０２はＩ１２＋Ｉ２２であり、ま
た電流Ｉ０はＩ１＋Ｉ２である。
【０００４】図４は図３に示す回路各部の信号のタイミ
ング図である。図４に示すように、従来の読出増幅器の
切換回路はまず切換信号入力端子ＩＮからの切換信号Ａ
の端子電圧及びＩＮＶ１１の出力信号Ｅを定電流切換用
トランジスタＱ１，Ｑ２のベースに供給することによ
り、トランジスタＱ１，Ｑ２を駆動する。ここで、切換
信号Ａ及びその反転信号Ｅの電圧はハイレベルが２ＶＦ
（ＶＦはＴｒのベース・エミッタ間電圧ＶＢＥと同
じ）、ロウレベルがＧＮＤとする。従って、定電流設定
用トランジスタＱ３のコレクタ電圧Ｑ３（ｃ）はハイレ
ベルをＶＦとして一定電圧となるが、切換信号Ａの立上
り時間（ｔｒ）と立下り時間（ｔｆ）及びＩＮＶ１１の
遅延時間（ｔｐｄ）による遅延時間差Δｔｄ（＝ｔｐ
ｄ）が大きければ大きいほど、切換信号ＡのＬ→Ｈ，Ｈ
→Ｌ変化時にＴｒＱ３のコレクタ電圧Ｑ３（ｃ）はハイ
レベル（ＶＦ）が下がってしまう。このため、ＴｒＱ３
のコレクタ・エミッタ間電圧ＶＣＥが小さくなり、Ｔｒ
Ｑ３は飽和するので、定電流Ｉ０はＴｒＱ３のコレクタ
電圧Ｑ３（ｃ）に同期して小さくなる。この電流変化量
がΔＩ０である。この定電流Ｉ０がΔＩ０変化するた
め、定電流切換トランジスタＱ１，Ｑ２のコレクタ電流
Ｉ１，Ｉ２を定電流とする電流出力型差動増幅器１，２
の出力電流Ｉ０１，Ｉ０２は、これら差動増幅器１，２
の入力端子電位差を０とすると、 Ｉ１＝Ｉ１１＋Ｉ１２ Ｉ２＝Ｉ２１＋Ｉ２２ Ｉ０１＝Ｉ０２＝Ｉ０／２ （但し、Ｉ０≒Ｉ１＋Ｉ
２とする） となる。従って、出力電流Ｉ０１，Ｉ０２の変化量ΔＩ
０１，ΔＩ０２はΔＩ０１＝ΔＩ０２＝ΔＩ０／２とな
り、負荷抵抗Ｒ１，Ｒ２によって電圧変換されるので、
出力端子Ｏ１，Ｏ２の出力電圧は差動増幅器１および２
の切換時にグリッチと呼ばれる電圧変動Ｇ１，Ｇ２とし
て出力される。
ング図である。図４に示すように、従来の読出増幅器の
切換回路はまず切換信号入力端子ＩＮからの切換信号Ａ
の端子電圧及びＩＮＶ１１の出力信号Ｅを定電流切換用
トランジスタＱ１，Ｑ２のベースに供給することによ
り、トランジスタＱ１，Ｑ２を駆動する。ここで、切換
信号Ａ及びその反転信号Ｅの電圧はハイレベルが２ＶＦ
（ＶＦはＴｒのベース・エミッタ間電圧ＶＢＥと同
じ）、ロウレベルがＧＮＤとする。従って、定電流設定
用トランジスタＱ３のコレクタ電圧Ｑ３（ｃ）はハイレ
ベルをＶＦとして一定電圧となるが、切換信号Ａの立上
り時間（ｔｒ）と立下り時間（ｔｆ）及びＩＮＶ１１の
遅延時間（ｔｐｄ）による遅延時間差Δｔｄ（＝ｔｐ
ｄ）が大きければ大きいほど、切換信号ＡのＬ→Ｈ，Ｈ
→Ｌ変化時にＴｒＱ３のコレクタ電圧Ｑ３（ｃ）はハイ
レベル（ＶＦ）が下がってしまう。このため、ＴｒＱ３
のコレクタ・エミッタ間電圧ＶＣＥが小さくなり、Ｔｒ
Ｑ３は飽和するので、定電流Ｉ０はＴｒＱ３のコレクタ
電圧Ｑ３（ｃ）に同期して小さくなる。この電流変化量
がΔＩ０である。この定電流Ｉ０がΔＩ０変化するた
め、定電流切換トランジスタＱ１，Ｑ２のコレクタ電流
Ｉ１，Ｉ２を定電流とする電流出力型差動増幅器１，２
の出力電流Ｉ０１，Ｉ０２は、これら差動増幅器１，２
の入力端子電位差を０とすると、 Ｉ１＝Ｉ１１＋Ｉ１２ Ｉ２＝Ｉ２１＋Ｉ２２ Ｉ０１＝Ｉ０２＝Ｉ０／２ （但し、Ｉ０≒Ｉ１＋Ｉ
２とする） となる。従って、出力電流Ｉ０１，Ｉ０２の変化量ΔＩ
０１，ΔＩ０２はΔＩ０１＝ΔＩ０２＝ΔＩ０／２とな
り、負荷抵抗Ｒ１，Ｒ２によって電圧変換されるので、
出力端子Ｏ１，Ｏ２の出力電圧は差動増幅器１および２
の切換時にグリッチと呼ばれる電圧変動Ｇ１，Ｇ２とし
て出力される。
【０００５】
【発明が解決しようとする課題】上述した従来の磁気デ
ィスク読出増幅器の切換回路は、切換信号のｔｒ，ｔｆ
及びＩＮＶによる遅延時間があるため、一対の定電流切
換用トランジスタの動作に遅延時間Δｔｄが生じ、差動
増幅器で構成した読出増幅器の切換時にグリッチが発生
するという欠点がある。また、従来読出増幅器切換回路
は磁気ディスク読出装置である差動増幅器の次段に接続
された自動利得制御回路（ＡＧＣ回路）にグリッチが信
号として入力されるため、ＡＧＣ回路が動作し、差動増
幅器切換時の磁気ディスク読出装置の応答が遅くなる。
従って、磁気ディスク装置の高速化および大容量化が妨
げられるという欠点がある。
ィスク読出増幅器の切換回路は、切換信号のｔｒ，ｔｆ
及びＩＮＶによる遅延時間があるため、一対の定電流切
換用トランジスタの動作に遅延時間Δｔｄが生じ、差動
増幅器で構成した読出増幅器の切換時にグリッチが発生
するという欠点がある。また、従来読出増幅器切換回路
は磁気ディスク読出装置である差動増幅器の次段に接続
された自動利得制御回路（ＡＧＣ回路）にグリッチが信
号として入力されるため、ＡＧＣ回路が動作し、差動増
幅器切換時の磁気ディスク読出装置の応答が遅くなる。
従って、磁気ディスク装置の高速化および大容量化が妨
げられるという欠点がある。
【０００６】本発明の目的は、かかる読出増幅器の切換
えの際のグリッチ発生を防止するとともに、次段への影
響をなくして磁気ディスク装置の高速化および大容量化
を実現することのできる磁気ディスク読出増幅器の切換
回路を提供することにある。
えの際のグリッチ発生を防止するとともに、次段への影
響をなくして磁気ディスク装置の高速化および大容量化
を実現することのできる磁気ディスク読出増幅器の切換
回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の磁気ディスク読
出増幅器の切換回路は、複数の磁気ヘッドに入力端子が
それぞれ接続され且つ反転・非反転出力端子および定電
流端子を備えた複数個の電流出力型差動増幅器と、前記
複数の差動増幅器の前記反転・非反転出力端子に各々接
続された負荷と、切換信号に基づく信号をそれぞれベー
スに供給するように差動接続され且つ各コレクタを前記
差動増幅器の前記定電流端子に接続した一対のトランジ
スタと、前記一対のトランジスタのエミッタに共通接続
された定電流源とを有し、前記一対のトランジスタの各
々のベース電圧を前記切換信号により制御して前記差動
増幅器を選択する磁気ディスク読出増幅器の切換回路に
おいて、前記切換信号の立上り時間と立下り時間及び前
記切換信号が前記差動構成された一対のトランジスタの
ベースに伝わるまでの遅延時間差よりも十分長い時間だ
け前記切換信号を遅延させる遅延回路と定電流切換時に
非選択状態から選択状態に変化する差動接続された一方
のトランジスタおよび選択状態から非選択状態に変化す
る差動接続された他方のトランジスタを所定時間だけ同
時に差動状態にするゲート手段とを備えた切換制御回路
を含んで構成される。
出増幅器の切換回路は、複数の磁気ヘッドに入力端子が
それぞれ接続され且つ反転・非反転出力端子および定電
流端子を備えた複数個の電流出力型差動増幅器と、前記
複数の差動増幅器の前記反転・非反転出力端子に各々接
続された負荷と、切換信号に基づく信号をそれぞれベー
スに供給するように差動接続され且つ各コレクタを前記
差動増幅器の前記定電流端子に接続した一対のトランジ
スタと、前記一対のトランジスタのエミッタに共通接続
された定電流源とを有し、前記一対のトランジスタの各
々のベース電圧を前記切換信号により制御して前記差動
増幅器を選択する磁気ディスク読出増幅器の切換回路に
おいて、前記切換信号の立上り時間と立下り時間及び前
記切換信号が前記差動構成された一対のトランジスタの
ベースに伝わるまでの遅延時間差よりも十分長い時間だ
け前記切換信号を遅延させる遅延回路と定電流切換時に
非選択状態から選択状態に変化する差動接続された一方
のトランジスタおよび選択状態から非選択状態に変化す
る差動接続された他方のトランジスタを所定時間だけ同
時に差動状態にするゲート手段とを備えた切換制御回路
を含んで構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を用いて
説明する。
説明する。
【０００９】図１は本発明の一実施例を示す磁気ディス
ク読出増幅器の切換回路図である。図１に示すように、
本実施例は前述した図３の従来例と比較して同一の素子
には同一番号を付与している。ここでは、磁気ヘッド３
Ａ，３Ｂと、電流出力型差動増幅器１および２と、負荷
抵抗Ｒ１，Ｒ２と、定電流切換用トランジスタＱ１，Ｑ
２と、定電圧源４及びＮＰＮトランジスタＱ３で構成し
た定電流源１０とは、従来例と同じ構成である。すなわ
ち、一対のトランジスタＱ１，Ｑ２の各々のベース電圧
は入力端子ＩＮに供給される切換信号Ａにより制御さ
れ、定電流源１０の電流Ｉ０に基づくＩ１もしくはＩ２
を差動増幅器１および２の一方に流すことにより、差動
増幅器１あるいは２を選択する。特に、本実施例は切換
信号Ａの立上り時間（ｔｒ）と立下り時間（ｔｆ）及び
切換信号Ａが差動構成されたＮＰＮトランジスタＱ１，
Ｑ２のベースに伝わるまでの遅延時間差（Δｔｄ）より
も十分長い時間ｔ１（ｔ１＞ｔｒ＋ｔｆ＋Δｔｄ）だけ
切換信号Ａを遅延させる遅延回路８と、ＯＲ回路６およ
びＮＡＮＤ回路７とを含む切換制御回路９を備えたこと
にある。この切換制御回路９は定電流切換時に非選択状
態から選択状態に変化する差動接続されたトランジスタ
Ｑ１もしくはＱ２と選択状態から非選択状態に変化する
差動接続されたトランジスタＱ２もしくはＱ１とを時間
ｔ（ｔ≒ｔ１−Δｔｄ−ｔｒ−ｔｆ）だけ同時に差動状
態にすることにある。すなわち、かかる切換制御回路９
は差動増幅器１および２を切換える切換端子ＩＮからの
切換入力信号Ａを一定時間ｔ１（ｔ１＞Δｔｄ＋ｔｒ＋
ｔｆ）だけ遅らせるための遅延回路８と、切換端子ＩＮ
からの入力信号Ａおよび遅延回路８の出力Ｂの論理和を
とるＯＲ回路６並びにＮＡＮＤをとるＮＡＮＤ回路７と
で構成され、ＯＲ回路６の出力Ｄを定電流切換用トラン
ジスタＱ２のベースに供給し、ＮＡＮＤ回路７の出力Ｃ
を定電流切換用トランジスタＱ１のベースに供給してい
る。
ク読出増幅器の切換回路図である。図１に示すように、
本実施例は前述した図３の従来例と比較して同一の素子
には同一番号を付与している。ここでは、磁気ヘッド３
Ａ，３Ｂと、電流出力型差動増幅器１および２と、負荷
抵抗Ｒ１，Ｒ２と、定電流切換用トランジスタＱ１，Ｑ
２と、定電圧源４及びＮＰＮトランジスタＱ３で構成し
た定電流源１０とは、従来例と同じ構成である。すなわ
ち、一対のトランジスタＱ１，Ｑ２の各々のベース電圧
は入力端子ＩＮに供給される切換信号Ａにより制御さ
れ、定電流源１０の電流Ｉ０に基づくＩ１もしくはＩ２
を差動増幅器１および２の一方に流すことにより、差動
増幅器１あるいは２を選択する。特に、本実施例は切換
信号Ａの立上り時間（ｔｒ）と立下り時間（ｔｆ）及び
切換信号Ａが差動構成されたＮＰＮトランジスタＱ１，
Ｑ２のベースに伝わるまでの遅延時間差（Δｔｄ）より
も十分長い時間ｔ１（ｔ１＞ｔｒ＋ｔｆ＋Δｔｄ）だけ
切換信号Ａを遅延させる遅延回路８と、ＯＲ回路６およ
びＮＡＮＤ回路７とを含む切換制御回路９を備えたこと
にある。この切換制御回路９は定電流切換時に非選択状
態から選択状態に変化する差動接続されたトランジスタ
Ｑ１もしくはＱ２と選択状態から非選択状態に変化する
差動接続されたトランジスタＱ２もしくはＱ１とを時間
ｔ（ｔ≒ｔ１−Δｔｄ−ｔｒ−ｔｆ）だけ同時に差動状
態にすることにある。すなわち、かかる切換制御回路９
は差動増幅器１および２を切換える切換端子ＩＮからの
切換入力信号Ａを一定時間ｔ１（ｔ１＞Δｔｄ＋ｔｒ＋
ｔｆ）だけ遅らせるための遅延回路８と、切換端子ＩＮ
からの入力信号Ａおよび遅延回路８の出力Ｂの論理和を
とるＯＲ回路６並びにＮＡＮＤをとるＮＡＮＤ回路７と
で構成され、ＯＲ回路６の出力Ｄを定電流切換用トラン
ジスタＱ２のベースに供給し、ＮＡＮＤ回路７の出力Ｃ
を定電流切換用トランジスタＱ１のベースに供給してい
る。
【００１０】図２は図１に示す回路各部の信号のタイミ
ング図である。図２に示すように、切換制御回路９にお
ける切換端子ＩＮからの切換入力信号ＡをＬ→Ｈ→Ｌの
順で切換えると、遅延回路８の出力Ｂは時間ｔ１だけ遅
れた信号になる。この時間ｔ１はゲート回路（ＮＡＮＤ
７，ＯＲ６）の遅延時間（ｔｐｄ１，ｔｐｄ２）による
遅延時間差Δｔｄ（Δｔｄ＝１ｔｐｄ１−ｔｐｄ２１）
及びｔｒ，ｔｆよりも十分長く設定してあるので、ＯＲ
回路６の出力ＤおよびＮＡＮＤ回路７の出力Ｃは共に切
換信号Ａの切換時時間ｔ（ｔ≒ｔ１−ｔｒ−ｔｆ）だけ
同時にハイベレルが生じる。従って、定電流源１０を構
成するトランジスタＱ３のコレクタ電圧Ｑ３（ｃ）は一
定電圧になり、トランジスタＱ３は飽和しないので、定
電流Ｉ０は変化しない。このため、差動増幅器１および
２の定電流端子１ａ，２ａに供給される電流源切換時の
定電流Ｉ１およびＩ２は時間ｔだけＩ１＝Ｉ２＝Ｉ０／
２となるが、負荷抵抗Ｒ１，Ｒ２に流れる電流Ｉ０１，
Ｉ０２は変化せず、出力端子Ｏ１，Ｏ２の電圧変化も生
じない。要するに、本実施例では、切換信号Ａに基づく
定電流Ｉ１，Ｉ２を一度に切換えるのではなく、段階的
に切換えることにより、出力電圧にグリッチが発生する
のを防止し、読出回路の次段以下を安定化している。
ング図である。図２に示すように、切換制御回路９にお
ける切換端子ＩＮからの切換入力信号ＡをＬ→Ｈ→Ｌの
順で切換えると、遅延回路８の出力Ｂは時間ｔ１だけ遅
れた信号になる。この時間ｔ１はゲート回路（ＮＡＮＤ
７，ＯＲ６）の遅延時間（ｔｐｄ１，ｔｐｄ２）による
遅延時間差Δｔｄ（Δｔｄ＝１ｔｐｄ１−ｔｐｄ２１）
及びｔｒ，ｔｆよりも十分長く設定してあるので、ＯＲ
回路６の出力ＤおよびＮＡＮＤ回路７の出力Ｃは共に切
換信号Ａの切換時時間ｔ（ｔ≒ｔ１−ｔｒ−ｔｆ）だけ
同時にハイベレルが生じる。従って、定電流源１０を構
成するトランジスタＱ３のコレクタ電圧Ｑ３（ｃ）は一
定電圧になり、トランジスタＱ３は飽和しないので、定
電流Ｉ０は変化しない。このため、差動増幅器１および
２の定電流端子１ａ，２ａに供給される電流源切換時の
定電流Ｉ１およびＩ２は時間ｔだけＩ１＝Ｉ２＝Ｉ０／
２となるが、負荷抵抗Ｒ１，Ｒ２に流れる電流Ｉ０１，
Ｉ０２は変化せず、出力端子Ｏ１，Ｏ２の電圧変化も生
じない。要するに、本実施例では、切換信号Ａに基づく
定電流Ｉ１，Ｉ２を一度に切換えるのではなく、段階的
に切換えることにより、出力電圧にグリッチが発生する
のを防止し、読出回路の次段以下を安定化している。
【００１１】
【発明の効果】以上説明したように、本発明は差動増幅
器で構成した磁気ディスクの読出増幅器を切換える際
に、一対の定電流切換用トランジスタを同時ＯＮ状態に
することにより、定電流源の電流値を変化させないの
で、グリッチと呼ばれる負荷の電圧変動を防止できると
いう効果がある。また、本発明は磁気ディスクの読出増
幅器を切換える際、次段に接続されるＡＧＣ回路へ切換
時のグリッチを出力しないので、ＡＧＣ回路は読出増幅
器の切換時にすみやかに応答することができ、磁気ディ
スク装置の高速化および大容量化を実現できるという効
果がある。
器で構成した磁気ディスクの読出増幅器を切換える際
に、一対の定電流切換用トランジスタを同時ＯＮ状態に
することにより、定電流源の電流値を変化させないの
で、グリッチと呼ばれる負荷の電圧変動を防止できると
いう効果がある。また、本発明は磁気ディスクの読出増
幅器を切換える際、次段に接続されるＡＧＣ回路へ切換
時のグリッチを出力しないので、ＡＧＣ回路は読出増幅
器の切換時にすみやかに応答することができ、磁気ディ
スク装置の高速化および大容量化を実現できるという効
果がある。
【図１】本発明の一実施例を示す磁気ディスク読出増幅
器の切換回路図である。
器の切換回路図である。
【図２】図１に示す回路各部の信号のタイミング図であ
る。
る。
【図３】従来の一例を示す磁気ディスク読出増幅器の切
換回路図である。
換回路図である。
【図４】図３に示す回路各部の信号のタイミング図であ
る。
る。
１，２ 電流出力型差動増幅器（読出増幅器） ３ 磁気ヘッド １ａ，２ａ 定電流端子 ４，５ 電圧源 ６ ＯＲ回路 ７ ＮＡＮＤ回路 ８ 遅延回路 ９ 切換制御回路 １０ 定電流源 Ｒ１，Ｒ２ 負荷抵抗 Ｑ１〜Ｑ３ ＮＰＮ・トランジスタ ＩＮ 切換信号入力端子 Ｏ１，Ｏ２ 出力端子
Claims (2)
- 【請求項１】 複数の磁気ヘッドに入力端子がそれぞれ
接続され且つ反転・非反転出力端子および定電流端子を
備えた複数個の電流出力型差動増幅器と、前記複数の差
動増幅器の前記反転・非反転出力端子に各々接続された
負荷と、切換信号に基づく信号をそれぞれベースに供給
するように差動接続され且つ各コレクタを前記差動増幅
器の前記定電流端子に接続した一対のトランジスタと、
前記一対のトランジスタのエミッタに共通接続された定
電流源とを有し、前記一対のトランジスタの各々のベー
ス電圧を前記切換信号により制御して前記差動増幅器を
選択する磁気ディスク読出増幅器の切換回路において、
前記切換信号の立上り時間と立下り時間及び前記切換信
号が前記差動構成された一対のトランジスタのベースに
伝わるまでの遅延時間差よりも十分長い時間だけ前記切
換信号を遅延させる遅延回路と定電流切換時に非選択状
態から選択状態に変化する差動接続された一方のトラン
ジスタおよび選択状態から非選択状態に変化する差動接
続された他方のトランジスタを所定時間だけ同時に差動
状態にするゲート手段とを備えた切換制御回路を含むこ
とを特徴とする磁気ディスク読出増幅器の切換回路。 - 【請求項２】 前記ゲート手段は、オア回路およびナン
ド回路で構成したことを特徴とする請求項１記載の磁気
ディスク読出増幅器の切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403486A JP2544838B2 (ja) | 1990-12-19 | 1990-12-19 | 磁気ディスク読出増幅器の切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403486A JP2544838B2 (ja) | 1990-12-19 | 1990-12-19 | 磁気ディスク読出増幅器の切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219603A JPH04219603A (ja) | 1992-08-10 |
| JP2544838B2 true JP2544838B2 (ja) | 1996-10-16 |
Family
ID=18513222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403486A Expired - Lifetime JP2544838B2 (ja) | 1990-12-19 | 1990-12-19 | 磁気ディスク読出増幅器の切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544838B2 (ja) |
-
1990
- 1990-12-19 JP JP2403486A patent/JP2544838B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04219603A (ja) | 1992-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960618 |