JP2551331B2 - メモリ回路 - Google Patents
メモリ回路Info
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- 238000012790 confirmation Methods 0.000 claims description 27
- 230000005764 inhibitory process Effects 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 101150005623 MSB2 gene Proteins 0.000 description 4
- 101100024330 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MSB1 gene Proteins 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- 101150050673 CHK1 gene Proteins 0.000 description 2
- 101100511858 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) LSB1 gene Proteins 0.000 description 2
- 101100244005 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PIN3 gene Proteins 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 101100220616 Caenorhabditis elegans chk-2 gene Proteins 0.000 description 1
- 101000777277 Homo sapiens Serine/threonine-protein kinase Chk2 Proteins 0.000 description 1
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関し、特に
Ｎワード×Ｍビット（Ｎ，Ｍは正の整数）のＦＩＦＯ
（ファーストインファーストアウト）メモリを２個以上
並列にして（Ｍ＋１）ビット以上のＦＩＦＯを構成して
用いるメモリ回路に関する。
Ｎワード×Ｍビット（Ｎ，Ｍは正の整数）のＦＩＦＯ
（ファーストインファーストアウト）メモリを２個以上
並列にして（Ｍ＋１）ビット以上のＦＩＦＯを構成して
用いるメモリ回路に関する。
【０００２】
【従来の技術】従来、この種のメモリ回路においては、
図４に示すように、ＦＩＦＯ５，６のメモリセル５０，
６０各々の書込み及び読出しを制御する書込みカウンタ
５１，６１及び読出しカウンタ５２，６２を夫々カウン
タ７，８からのリセットパルスでリセットしている。こ
れによって、書込みカウンタ５１，６１を夫々同期化
し、読出しカウンタ５２，６２を夫々同期化する。
図４に示すように、ＦＩＦＯ５，６のメモリセル５０，
６０各々の書込み及び読出しを制御する書込みカウンタ
５１，６１及び読出しカウンタ５２，６２を夫々カウン
タ７，８からのリセットパルスでリセットしている。こ
れによって、書込みカウンタ５１，６１を夫々同期化
し、読出しカウンタ５２，６２を夫々同期化する。
【０００３】図４において、メモリ回路は２個の４ワー
ド×８ビットのＦＩＦＯ５，６を用いて４ワード×１６
ビットのＦＩＦＯを構成している。ＦＩＦＯ５，６は夫
々メモリセル５０，６０と書込みカウンタ５１，６１と
読出しカウンタ５２，６２とから構成される４ワード×
８ビットのメモリである。
ド×８ビットのＦＩＦＯ５，６を用いて４ワード×１６
ビットのＦＩＦＯを構成している。ＦＩＦＯ５，６は夫
々メモリセル５０，６０と書込みカウンタ５１，６１と
読出しカウンタ５２，６２とから構成される４ワード×
８ビットのメモリである。
【０００４】各々８ビットのデータ信号（ＭＳＢ１〜Ｌ
ＳＢ１，ＭＳＢ２〜ＬＳＢ２）が入力されると、ＦＩＦ
Ｏ５，６は夫々書込みクロック（Ｗ ＣＬＫ）を書込み
カウンタ５１，６１で分周した４相クロックによって８
ビットのパラレル信号を４ワードのメモリセル５０，６
０に周期的に書込む。
ＳＢ１，ＭＳＢ２〜ＬＳＢ２）が入力されると、ＦＩＦ
Ｏ５，６は夫々書込みクロック（Ｗ ＣＬＫ）を書込み
カウンタ５１，６１で分周した４相クロックによって８
ビットのパラレル信号を４ワードのメモリセル５０，６
０に周期的に書込む。
【０００５】メモリセル５０，６０に夫々書込まれた８
ビットのパラレル信号は読出しクロック（Ｒ ＣＬＫ）
を読出しカウンタ５２，６２で分周した４相クロックに
よって読出され、８ビットのデータ信号（ＭＳＢ１〜Ｌ
ＳＢ１，ＭＳＢ２〜ＬＳＢ２）を出力する。
ビットのパラレル信号は読出しクロック（Ｒ ＣＬＫ）
を読出しカウンタ５２，６２で分周した４相クロックに
よって読出され、８ビットのデータ信号（ＭＳＢ１〜Ｌ
ＳＢ１，ＭＳＢ２〜ＬＳＢ２）を出力する。
【０００６】また、カウンタ７は書込みクロックを入力
し、その書込みクロックを４分周または４の整数倍分周
し、リセットパルスを書込みカウンタ５１，６１に出力
してこれら２つのカウンタを同期化する。
し、その書込みクロックを４分周または４の整数倍分周
し、リセットパルスを書込みカウンタ５１，６１に出力
してこれら２つのカウンタを同期化する。
【０００７】さらに、カウンタ８は読出しクロックを入
力し、その読出しクロックを４分周または４の整数倍分
周し、リセットパルスを読出しカウンタ５２，６２に出
力してこれら２つのカウンタを同期化する。
力し、その読出しクロックを４分周または４の整数倍分
周し、リセットパルスを読出しカウンタ５２，６２に出
力してこれら２つのカウンタを同期化する。
【０００８】上述の如く、２つのＦＩＦＯ５，６の書込
みカウンタ５１，６１及び読出しカウンタ５２，６２を
同時にリセットすることで、ＦＩＦＯ５，６への８ビッ
トのデータ信号の書込み及び読出しを夫々同期させてい
る。
みカウンタ５１，６１及び読出しカウンタ５２，６２を
同時にリセットすることで、ＦＩＦＯ５，６への８ビッ
トのデータ信号の書込み及び読出しを夫々同期させてい
る。
【０００９】
【発明が解決しようとする課題】上述した従来のメモリ
回路では、２個のＦＩＦＯを同期させるために、２個の
ＦＩＦＯ各々の書込みカウンタ及び読出しカウンタを夫
々同時にリセットしているだけなので、実際に同期して
いるか否かをＦＩＦＯ（ＬＳＩ）の外部から確認するこ
とができない。
回路では、２個のＦＩＦＯを同期させるために、２個の
ＦＩＦＯ各々の書込みカウンタ及び読出しカウンタを夫
々同時にリセットしているだけなので、実際に同期して
いるか否かをＦＩＦＯ（ＬＳＩ）の外部から確認するこ
とができない。
【００１０】そこで、本発明の目的は上記問題点を解消
し、実際に同期していることをＦＩＦＯの外部から確認
することができるメモリ回路を提供することにある。
し、実際に同期していることをＦＩＦＯの外部から確認
することができるメモリ回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明によるメモリ回路
は、各々書込みデータのうち１ビットに、当該書込みデ
ータを特定するための共通の遅延時間確認信号が書込ま
れる第１及び第２のＦＩＦＯメモリと、前記第１及び第
２のＦＩＦＯメモリから読出された前記遅延時間確認信
号を比較する比較手段と、前記比較手段で不一致が検出
される毎に前記第２のＦＩＦＯメモリへの読出しクロッ
クの供給を１クロック抑止する抑止手段とを備え、前記
比較手段で不一致が検出される毎に前記第２のＦＩＦＯ
メモリへの読出しクロックの供給を前記抑止手段により
１クロック抑止することで前記第１及び第２のＦＩＦＯ
メモリを同期させるよう構成している。
は、各々書込みデータのうち１ビットに、当該書込みデ
ータを特定するための共通の遅延時間確認信号が書込ま
れる第１及び第２のＦＩＦＯメモリと、前記第１及び第
２のＦＩＦＯメモリから読出された前記遅延時間確認信
号を比較する比較手段と、前記比較手段で不一致が検出
される毎に前記第２のＦＩＦＯメモリへの読出しクロッ
クの供給を１クロック抑止する抑止手段とを備え、前記
比較手段で不一致が検出される毎に前記第２のＦＩＦＯ
メモリへの読出しクロックの供給を前記抑止手段により
１クロック抑止することで前記第１及び第２のＦＩＦＯ
メモリを同期させるよう構成している。
【００１２】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるメ
モリ回路は２個の４ワード×９ビットのＦＩＦＯ１，２
を用いて４ワード×１６ビットのＦＩＦＯを構成してい
る。
ック図である。図において、本発明の一実施例によるメ
モリ回路は２個の４ワード×９ビットのＦＩＦＯ１，２
を用いて４ワード×１６ビットのＦＩＦＯを構成してい
る。
【００１４】ＦＩＦＯ１，２は夫々メモリセル１０，２
０と書込みカウンタ１１，２１と読出しカウンタ１２，
２２とから構成される４ワード×９ビットのメモリであ
る。ＦＩＦＯ１，２の９ビットのうち８ビットには８ビ
ットのデータ信号（ＭＳＢ１〜ＬＳＢ１，ＭＳＢ２〜Ｌ
ＳＢ２）が入力され、残り１ビットには遅延時間確認用
信号（ＣＨＫ ｉｎ）が入力されている。
０と書込みカウンタ１１，２１と読出しカウンタ１２，
２２とから構成される４ワード×９ビットのメモリであ
る。ＦＩＦＯ１，２の９ビットのうち８ビットには８ビ
ットのデータ信号（ＭＳＢ１〜ＬＳＢ１，ＭＳＢ２〜Ｌ
ＳＢ２）が入力され、残り１ビットには遅延時間確認用
信号（ＣＨＫ ｉｎ）が入力されている。
【００１５】上記の９ビットのパラレル信号は夫々書込
みクロック（Ｗ ＣＬＫ）を書込みカウンタ１１，２１
で分周した４相クロックによって４ワードのメモリセル
１０，２０に周期的に書込まれる。
みクロック（Ｗ ＣＬＫ）を書込みカウンタ１１，２１
で分周した４相クロックによって４ワードのメモリセル
１０，２０に周期的に書込まれる。
【００１６】メモリセル１０，２０に書込まれた９ビッ
トのパラレル信号は読出しクロック（Ｒ ＣＬＫ）を読
出しカウンタ１２，２２で分周した４相クロックによっ
て読出される。
トのパラレル信号は読出しクロック（Ｒ ＣＬＫ）を読
出しカウンタ１２，２２で分周した４相クロックによっ
て読出される。
【００１７】この９ビットのパラレル信号のうち８ビッ
トはデータ信号（ＭＳＢ１〜ＬＳＢ１，ＭＳＢ２〜ＬＳ
Ｂ２）として出力され、１ビットは遅延時間確認用信号
（ＣＨＫ １ ｏｕｔ，ＣＨＫ ２ ｏｕｔ）として比
較回路３に出力される。
トはデータ信号（ＭＳＢ１〜ＬＳＢ１，ＭＳＢ２〜ＬＳ
Ｂ２）として出力され、１ビットは遅延時間確認用信号
（ＣＨＫ １ ｏｕｔ，ＣＨＫ ２ ｏｕｔ）として比
較回路３に出力される。
【００１８】比較回路３はＦＩＦＯ１，２から出力され
る遅延時間確認用信号を比較し、その比較結果を抑止回
路（ＩＮＨ：Ｉｎｈｉｂｉｔ）４に出力する。抑止回路
４はＦＩＦＯ２の読出しカウンタ２２への読出しクロッ
クの供給を抑止し、読出しカウンタ２２の分周動作を停
止する。
る遅延時間確認用信号を比較し、その比較結果を抑止回
路（ＩＮＨ：Ｉｎｈｉｂｉｔ）４に出力する。抑止回路
４はＦＩＦＯ２の読出しカウンタ２２への読出しクロッ
クの供給を抑止し、読出しカウンタ２２の分周動作を停
止する。
【００１９】図２は図１の比較回路３及び抑止回路４の
構成例を示すブロック図である。図において、比較回路
３は反転回路３１及び２入力オアゲート３２とから構成
され、抑止回路４はアンド回路４１から構成されてい
る。
構成例を示すブロック図である。図において、比較回路
３は反転回路３１及び２入力オアゲート３２とから構成
され、抑止回路４はアンド回路４１から構成されてい
る。
【００２０】反転回路３１はメモリセル２０から読出さ
れた遅延時間確認用信号（ＣＨＫ２ ｏｕｔ）を反転し
て２入力オアゲート３２に出力する。２入力オアゲート
３２はメモリセル１０から読出された遅延時間確認用信
号（ＣＨＫ １ ｏｕｔ）と反転回路３１で反転された
メモリセル２０からの遅延時間確認用信号とのオアをと
り、その結果を比較結果（ＣＯＭＰ）として抑止回路４
に出力する。
れた遅延時間確認用信号（ＣＨＫ２ ｏｕｔ）を反転し
て２入力オアゲート３２に出力する。２入力オアゲート
３２はメモリセル１０から読出された遅延時間確認用信
号（ＣＨＫ １ ｏｕｔ）と反転回路３１で反転された
メモリセル２０からの遅延時間確認用信号とのオアをと
り、その結果を比較結果（ＣＯＭＰ）として抑止回路４
に出力する。
【００２１】抑止回路４ではアンド回路４１で比較回路
３の比較結果と読出しクロック（ＲＣＬＫ ｉｎ）との
アンドをとり、その結果を読出しクロック（Ｒ ＣＬＫ
２）として読出しカウンタ２２に出力する。
３の比較結果と読出しクロック（ＲＣＬＫ ｉｎ）との
アンドをとり、その結果を読出しクロック（Ｒ ＣＬＫ
２）として読出しカウンタ２２に出力する。
【００２２】図３は本発明の一実施例の動作を示すタイ
ムチャートである。これら図１〜図３を用いて本発明の
一実施例の動作について説明する。ここで、遅延時間確
認用信号（ＣＨＫ ｉｎ）は、図３に示すように、メモ
リセル１０，２０のワード数４の周期の繰返し信号であ
る。すなわち、遅延時間確認用信号は１ビットが“Ｌ”
で、残り３ビットが“Ｈ”の４ビットの繰返し信号であ
る。
ムチャートである。これら図１〜図３を用いて本発明の
一実施例の動作について説明する。ここで、遅延時間確
認用信号（ＣＨＫ ｉｎ）は、図３に示すように、メモ
リセル１０，２０のワード数４の周期の繰返し信号であ
る。すなわち、遅延時間確認用信号は１ビットが“Ｌ”
で、残り３ビットが“Ｈ”の４ビットの繰返し信号であ
る。
【００２３】今、ＦＩＦＯ１からは２ビット遅れで遅延
時間確認用信号が読出され、ＦＩＦＯ２からは４ビット
遅れで遅延時間確認用信号が読出されるとすると、これ
らＦＩＦＯ１からの遅延時間確認用信号とＦＩＦＯ２か
らの遅延時間確認用信号とは読出しクロック（４）の位
置で２ビットずれることになる。
時間確認用信号が読出され、ＦＩＦＯ２からは４ビット
遅れで遅延時間確認用信号が読出されるとすると、これ
らＦＩＦＯ１からの遅延時間確認用信号とＦＩＦＯ２か
らの遅延時間確認用信号とは読出しクロック（４）の位
置で２ビットずれることになる。
【００２４】この場合、比較回路３の比較結果（ＣＯＭ
Ｐ）は読出しクロック（４）の位置で“Ｌ”となるの
で、読出しカウンタ２２への読出しクロック（Ｒ ＣＬ
Ｋ２）の供給が抑止回路４によって抑止される。よっ
て、読出しカウンタ２２への読出しクロックは１ビット
歯抜けとなる。
Ｐ）は読出しクロック（４）の位置で“Ｌ”となるの
で、読出しカウンタ２２への読出しクロック（Ｒ ＣＬ
Ｋ２）の供給が抑止回路４によって抑止される。よっ
て、読出しカウンタ２２への読出しクロックは１ビット
歯抜けとなる。
【００２５】読出しカウンタ２２への読出しクロックが
１ビット歯抜けになると、ＦＩＦＯ２の読出しカウンタ
２２が１クロックの間停止するため、ＦＩＦＯ２からの
遅延時間確認用信号が次に“Ｌ”となるのは５ビット後
の読出しクロック（７）の位置となる。
１ビット歯抜けになると、ＦＩＦＯ２の読出しカウンタ
２２が１クロックの間停止するため、ＦＩＦＯ２からの
遅延時間確認用信号が次に“Ｌ”となるのは５ビット後
の読出しクロック（７）の位置となる。
【００２６】一方、ＦＩＦＯ１からの遅延時間確認用信
号は読出しクロック（８）の位置で“Ｌ”となるので、
ＦＩＦＯ１からの遅延時間確認用信号とＦＩＦＯ２から
の遅延時間確認用信号とは読出しクロック（８）の位置
で１ビットずれとなる。
号は読出しクロック（８）の位置で“Ｌ”となるので、
ＦＩＦＯ１からの遅延時間確認用信号とＦＩＦＯ２から
の遅延時間確認用信号とは読出しクロック（８）の位置
で１ビットずれとなる。
【００２７】このため、比較回路３の比較結果は読出し
クロック（８）の位置で再び“Ｌ”となるので、読出し
カウンタ２２への読出しクロックが再び１ビット歯抜け
となる。
クロック（８）の位置で再び“Ｌ”となるので、読出し
カウンタ２２への読出しクロックが再び１ビット歯抜け
となる。
【００２８】読出しカウンタ２２への読出しクロックが
再び１ビット歯抜けになると、ＦＩＦＯ２の読出しカウ
ンタ２２が１クロックの間停止するため、ＦＩＦＯ２か
らの遅延時間確認用信号が次に“Ｌ”となるのは５ビッ
ト後の読出しクロック（１２）の位置となる。
再び１ビット歯抜けになると、ＦＩＦＯ２の読出しカウ
ンタ２２が１クロックの間停止するため、ＦＩＦＯ２か
らの遅延時間確認用信号が次に“Ｌ”となるのは５ビッ
ト後の読出しクロック（１２）の位置となる。
【００２９】一方、ＦＩＦＯ１からの遅延時間確認用信
号は読出しクロック（１２）の位置で“Ｌ”となるの
で、ＦＩＦＯ１からの遅延時間確認用信号とＦＩＦＯ２
からの遅延時間確認用信号とは読出しクロック（１２）
の位置で０ビットずれとなる。
号は読出しクロック（１２）の位置で“Ｌ”となるの
で、ＦＩＦＯ１からの遅延時間確認用信号とＦＩＦＯ２
からの遅延時間確認用信号とは読出しクロック（１２）
の位置で０ビットずれとなる。
【００３０】このため、比較回路３の比較結果は読出し
クロック（１２）の位置で“Ｈ”となるので、ＦＩＦＯ
１，２が同期したことが判る。すなわち、実際に同期し
ていることをＦＩＦＯ１，２の外部から確認することが
できる。ここで、上記の処理はＦＩＦＯ１，２からの読
出したデータがずれる装置の起動時やリセット時に行わ
れる。
クロック（１２）の位置で“Ｈ”となるので、ＦＩＦＯ
１，２が同期したことが判る。すなわち、実際に同期し
ていることをＦＩＦＯ１，２の外部から確認することが
できる。ここで、上記の処理はＦＩＦＯ１，２からの読
出したデータがずれる装置の起動時やリセット時に行わ
れる。
【００３１】このように、遅延時間確認用信号が２つの
ＦＩＦＯ１，２を通過するときの時間的なずれを比較回
路３で常時監視し、その時間的なずれを検出したときに
抑止回路４で読出しクロックの供給を抑止してＦＩＦＯ
２の読出しカウンタ２２の分周動作を停止させることに
よって、実際に同期していることをＦＩＦＯ１，２（Ｌ
ＳＩ）の外部から確認することができる。
ＦＩＦＯ１，２を通過するときの時間的なずれを比較回
路３で常時監視し、その時間的なずれを検出したときに
抑止回路４で読出しクロックの供給を抑止してＦＩＦＯ
２の読出しカウンタ２２の分周動作を停止させることに
よって、実際に同期していることをＦＩＦＯ１，２（Ｌ
ＳＩ）の外部から確認することができる。
【００３２】尚、本発明の一実施例では２個のＦＩＦＯ
１，２を用いた場合について述べたが、２個以上のＦＩ
ＦＯを用いる場合にも適用できるのは明白である。ま
た、比較回路３や抑止回路４の論理素子を他の論理素子
に置き換えることも可能であり、これらに限定されな
い。
１，２を用いた場合について述べたが、２個以上のＦＩ
ＦＯを用いる場合にも適用できるのは明白である。ま
た、比較回路３や抑止回路４の論理素子を他の論理素子
に置き換えることも可能であり、これらに限定されな
い。
【００３３】
【発明の効果】以上説明したように本発明によれば、各
々書込みデータのうち１ビットに、当該書込みデータを
特定するための共通の遅延時間確認信号が書込まれる第
１及び第２のＦＩＦＯメモリから読出された遅延時間確
認信号を比較し、この比較で不一致が検出されたときに
第２のＦＩＦＯメモリへの読出しクロックの供給を抑止
し、その読出しクロックを分周するための分周動作を停
止することによって、実際に同期していることを第１及
び第２のＦＩＦＯメモリの外部から確認することができ
るという効果がある。
々書込みデータのうち１ビットに、当該書込みデータを
特定するための共通の遅延時間確認信号が書込まれる第
１及び第２のＦＩＦＯメモリから読出された遅延時間確
認信号を比較し、この比較で不一致が検出されたときに
第２のＦＩＦＯメモリへの読出しクロックの供給を抑止
し、その読出しクロックを分周するための分周動作を停
止することによって、実際に同期していることを第１及
び第２のＦＩＦＯメモリの外部から確認することができ
るという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の比較回路及び抑止回路の構成例を示すブ
ロック図である。
ロック図である。
【図３】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図４】従来例の構成を示すブロック図である。
１，２ ＦＩＦＯ ３ 比較回路 ４ 抑止回路 １０，２０ メモリセル １１，２１ 書込みカウンタ １２，２２ 読出しカウンタ ３１ 反転回路 ３２ ２入力オアゲート ４１ アンド回路
Claims (2)
- 【請求項１】 各々書込みデータのうち１ビットに、当
該書込みデータを特定するための共通の遅延時間確認信
号が書込まれる第１及び第２のＦＩＦＯメモリと、前記
第１及び第２のＦＩＦＯメモリから読出された前記遅延
時間確認信号を比較する比較手段と、前記比較手段で不
一致が検出される毎に前記第２のＦＩＦＯメモリへの読
出しクロックの供給を１クロック抑止する抑止手段とを
有し、前記比較手段で不一致が検出される毎に前記第２
のＦＩＦＯメモリへの読出しクロックの供給を前記抑止
手段により１クロック抑止することで前記第１及び第２
のＦＩＦＯメモリを同期させるよう構成したことを特徴
とするメモリ回路。 - 【請求項２】 前記第２のＦＩＦＯメモリは、前記読出
しクロックを分周しかつ前記読出しクロックの供給の抑
止によって分周動作を１クロック停止する分周手段を有
することを特徴とする請求項１記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5156298A JP2551331B2 (ja) | 1993-06-02 | 1993-06-02 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5156298A JP2551331B2 (ja) | 1993-06-02 | 1993-06-02 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06349266A JPH06349266A (ja) | 1994-12-22 |
| JP2551331B2 true JP2551331B2 (ja) | 1996-11-06 |
Family
ID=15624758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5156298A Expired - Lifetime JP2551331B2 (ja) | 1993-06-02 | 1993-06-02 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551331B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119153A (ja) * | 1987-11-02 | 1989-05-11 | Nec Corp | データ転送方式 |
| JPH04108241A (ja) * | 1990-08-28 | 1992-04-09 | Nec Corp | 並列データ伝送回路 |
| JPH0522360A (ja) * | 1991-07-10 | 1993-01-29 | Nec Corp | Ｆｉｆｏ試験診断回路 |
-
1993
- 1993-06-02 JP JP5156298A patent/JP2551331B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119153A (ja) * | 1987-11-02 | 1989-05-11 | Nec Corp | データ転送方式 |
| JPH04108241A (ja) * | 1990-08-28 | 1992-04-09 | Nec Corp | 並列データ伝送回路 |
| JPH0522360A (ja) * | 1991-07-10 | 1993-01-29 | Nec Corp | Ｆｉｆｏ試験診断回路 |
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