JP2551395B2 - Ｍｏｓ４象限マルチプライヤ - Google Patents
Ｍｏｓ４象限マルチプライヤInfo
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- 101100478187 Arabidopsis thaliana MOS4 gene Proteins 0.000 title claims description 14
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 1
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- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号を乗算する
マルチプライヤに関し、特に半導体集積回路上に構成さ
れるＭＯＳ４象限マルチプライヤに関する。
マルチプライヤに関し、特に半導体集積回路上に構成さ
れるＭＯＳ４象限マルチプライヤに関する。
【０００２】
【従来の技術】従来、この種のＭＯＳ４象限マルチプラ
イヤは、例えば、ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ＶＯＬ．ＳＣ
−２１，ＮＯ．３，ｐｐ．４３０−４３５，Ｊｕｎｅ
１９８６号公報（文献１）にＢｕｌｆとＷａｌｌｉｎｇ
が提案したＭＯＳ４象限マルチプライヤが記載されてい
る。
イヤは、例えば、ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ＶＯＬ．ＳＣ
−２１，ＮＯ．３，ｐｐ．４３０−４３５，Ｊｕｎｅ
１９８６号公報（文献１）にＢｕｌｆとＷａｌｌｉｎｇ
が提案したＭＯＳ４象限マルチプライヤが記載されてい
る。
【０００３】しかしながら、文献１記載のＭＯＳ４象限
マルチプライヤでは、線形動作はするもののソース接地
されているため、入力信号の印加方法が難しいという課
題を有していた。
マルチプライヤでは、線形動作はするもののソース接地
されているため、入力信号の印加方法が難しいという課
題を有していた。
【０００４】上述した課題を解決するために、本願出願
人と同一出願人による特願平６−１３０４７０号（平成
６年６月１３日出願）記載のＭＯＳ４象限マルチプライ
ヤが提案されている。
人と同一出願人による特願平６−１３０４７０号（平成
６年６月１３日出願）記載のＭＯＳ４象限マルチプライ
ヤが提案されている。
【０００５】図４は、上記出願明細書に記載されている
ＭＯＳ４象限マルチプライヤの回路図である。
ＭＯＳ４象限マルチプライヤの回路図である。
【０００６】同図において、同一の特性を有する各トラ
ンジスタＭ１〜Ｍ８のドレイン電流は、 ＩD1＝ＩD3＝β（１／２Ｖx ＋ＶR1−ＶS −ＶTH）2 （１） ＩD2＝ＩD4＝β（−１／２Ｖx ＋ＶR1−ＶS −ＶTH）2 （２） ＩD5＝β（−１／２Ｖx ＋１／２Ｖy −ＶR1＋ＶR2−ＶTH）2 （３） ＩD6＝β（１／２Ｖx ＋１／２Ｖy −ＶR1＋ＶR2−ＶTH）2 （４） ＩD7＝β（−１／２Ｖx −１／２Ｖy −ＶR1＋ＶR2−ＶTH）2 （５） ＩD8＝β（１／２Ｖx −１／２Ｖy −ＶR1＋ＶR2−ＶTH）2 （６） で表わされる。ただし、βはトランスコンダクタンスパ
ラメータ、Ｖx ，Ｖy は入力電圧、ＶTHは各ＭＯＳトラ
ンジスタのスレッシュホールド電圧、ＶS は定電流源Ｉ
O の電位、ＶR1，ＶR2は基準直流電圧（リファレンス電
圧）である。
ンジスタＭ１〜Ｍ８のドレイン電流は、 ＩD1＝ＩD3＝β（１／２Ｖx ＋ＶR1−ＶS −ＶTH）2 （１） ＩD2＝ＩD4＝β（−１／２Ｖx ＋ＶR1−ＶS −ＶTH）2 （２） ＩD5＝β（−１／２Ｖx ＋１／２Ｖy −ＶR1＋ＶR2−ＶTH）2 （３） ＩD6＝β（１／２Ｖx ＋１／２Ｖy −ＶR1＋ＶR2−ＶTH）2 （４） ＩD7＝β（−１／２Ｖx −１／２Ｖy −ＶR1＋ＶR2−ＶTH）2 （５） ＩD8＝β（１／２Ｖx −１／２Ｖy −ＶR1＋ＶR2−ＶTH）2 （６） で表わされる。ただし、βはトランスコンダクタンスパ
ラメータ、Ｖx ，Ｖy は入力電圧、ＶTHは各ＭＯＳトラ
ンジスタのスレッシュホールド電圧、ＶS は定電流源Ｉ
O の電位、ＶR1，ＶR2は基準直流電圧（リファレンス電
圧）である。
【０００７】また、テール電流の条件より、 ＩD1＋ＩD2＋ＩD3＋ＩD4＋ＩD5＋ＩD6＋ＩD7＋ＩD8＝ＩO （７） の関係が成り立つ。
【０００８】ここで（１）式から（７）式を解くと、４
象限マルチプライヤの差動出力電流ΔＩは ΔＩ＝（ＩD6＋ＩD7）−（ＩD5＋ＩD6） ＝２βＶx Ｖy （８） となる。
象限マルチプライヤの差動出力電流ΔＩは ΔＩ＝（ＩD6＋ＩD7）−（ＩD5＋ＩD6） ＝２βＶx Ｖy （８） となる。
【０００９】以上のように、オクトテールセルを構成す
るトランジスタがいずれもカットオフしない入力電圧範
囲では線形動作するＣＭＯＳ４象限マルチプライヤが得
られる。したがって、ＭＯＳトランジスタのトランスコ
ンダクタンスβのゆらぎを抑圧することができ、差動出
力電流ΔＩのゆらぎも抑圧することができるため、線形
な入力電圧範囲とフローティング入力システムを有し、
入力信号の印加を容易に行うことができるＭＯＳ４象限
マルチプライヤを得ることができる。
るトランジスタがいずれもカットオフしない入力電圧範
囲では線形動作するＣＭＯＳ４象限マルチプライヤが得
られる。したがって、ＭＯＳトランジスタのトランスコ
ンダクタンスβのゆらぎを抑圧することができ、差動出
力電流ΔＩのゆらぎも抑圧することができるため、線形
な入力電圧範囲とフローティング入力システムを有し、
入力信号の印加を容易に行うことができるＭＯＳ４象限
マルチプライヤを得ることができる。
【００１０】
【発明が解決しようとする課題】しかしながら、図４記
載の回路では、８つのＭＯＳトランジスタで定電流ＩO
を共有しているため、乗算機能にかかわるＭＯＳトラン
ジスタＭ１，Ｍ２，Ｍ３およびＭ４に流れる電流を一意
的に決定することができないという課題を有する。
載の回路では、８つのＭＯＳトランジスタで定電流ＩO
を共有しているため、乗算機能にかかわるＭＯＳトラン
ジスタＭ１，Ｍ２，Ｍ３およびＭ４に流れる電流を一意
的に決定することができないという課題を有する。
【００１１】すなわち、マルチプライヤの線形な入力範
囲はＭＯＳトランジスタＭ１，Ｍ２，Ｍ３およびＭ４に
流れる電流の総和で決定されるが、定電流ＩO を４倍に
すると、線形な入力電圧範囲が２倍になるとともに、Ｍ
ＯＳトランジスタＭ５〜Ｍ１２に流れる電流も４倍にな
ってしまうというものであった。
囲はＭＯＳトランジスタＭ１，Ｍ２，Ｍ３およびＭ４に
流れる電流の総和で決定されるが、定電流ＩO を４倍に
すると、線形な入力電圧範囲が２倍になるとともに、Ｍ
ＯＳトランジスタＭ５〜Ｍ１２に流れる電流も４倍にな
ってしまうというものであった。
【００１２】本発明の目的は、上述した課題を解決し、
線形な入力電圧範囲と、フローティング入力システムを
有するＭＯＳ４象限マルチプライヤを提供することにあ
る。
線形な入力電圧範囲と、フローティング入力システムを
有するＭＯＳ４象限マルチプライヤを提供することにあ
る。
【００１３】
【課題を解決するための手段】上述した目的を達成する
ために本発明によるＭＯＳ４象限マルチプライヤは、ド
レインが共通接続された２対のトランジスタ対の４つの
ソースが共通接続されて１つのテール電流で駆動される
クァドリテールセルがマルチプライヤコア回路を成す。
ために本発明によるＭＯＳ４象限マルチプライヤは、ド
レインが共通接続された２対のトランジスタ対の４つの
ソースが共通接続されて１つのテール電流で駆動される
クァドリテールセルがマルチプライヤコア回路を成す。
【００１４】マルチプライヤコア回路を構成するおのお
ののトランジスタのゲート入力電圧を発生する入力回路
は、２つのトランジスタがカスコード接続され、下段の
トランジスタが４つのソースが共通接続されて１つのテ
ール電流で駆動されるカスコード・クァドリテールセル
により構成される。
ののトランジスタのゲート入力電圧を発生する入力回路
は、２つのトランジスタがカスコード接続され、下段の
トランジスタが４つのソースが共通接続されて１つのテ
ール電流で駆動されるカスコード・クァドリテールセル
により構成される。
【００１５】カスコード接続された下段の４つのトラン
ジスタのゲートには２対ずつそれぞれ第一の入力信号が
差動入力され、上段の４つのトランジスタのゲートには
２対ずつそれぞれ第一の入力信号の逆相になるような第
二の入力信号が差動入力される。
ジスタのゲートには２対ずつそれぞれ第一の入力信号が
差動入力され、上段の４つのトランジスタのゲートには
２対ずつそれぞれ第一の入力信号の逆相になるような第
二の入力信号が差動入力される。
【００１６】カスコード接続されたトランジスタ段間か
らは、それぞれマルチプライヤコア回路を構成する４つ
のトランジスタのゲートに入力電圧が供給され、マルチ
プライヤコア回路の出力電流と、入力回路を構成するカ
スコード接続された上段の４つのトランジスタの各ドレ
イン電流を加算することにより差動出力電流を出力す
る。
らは、それぞれマルチプライヤコア回路を構成する４つ
のトランジスタのゲートに入力電圧が供給され、マルチ
プライヤコア回路の出力電流と、入力回路を構成するカ
スコード接続された上段の４つのトランジスタの各ドレ
イン電流を加算することにより差動出力電流を出力す
る。
【００１７】
【作用】上述した構成を採用したことにより、本発明に
よるＭＯＳ４象限マルチプライヤは、２組のオクトテー
ルセルを含むため、定電流を４倍にすれば、線形な入力
電圧範囲を２倍に一意的に決定することができる。
よるＭＯＳ４象限マルチプライヤは、２組のオクトテー
ルセルを含むため、定電流を４倍にすれば、線形な入力
電圧範囲を２倍に一意的に決定することができる。
【００１８】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１９】図１は、本発明の一実施例を示すＭＯＳ４
象限マルチプライヤの回路図である。
象限マルチプライヤの回路図である。
【００２０】図において、テール電流ＩO で駆動される
マルチプライヤ・コア回路への入力電圧は２信号の和電
圧と差電圧となっており、ＭＯＳトランジスタＭ１，Ｍ
２，Ｍ３およびＭ４の各ドレイン電流は、 ＩD1＝β｛ＶR ＋１／２（Ｖx ＋Ｖy ）−ＶS −ＶTH｝2 （ＶGS1 ≧ＶTH） （９） ＩD2＝β｛ＶR −１／２（Ｖx ＋Ｖy ）−ＶS −ＶTH｝2 （ＶGS2 ≧ＶTH） （１０） ＩD3＝β｛ＶR ＋１／２（Ｖx −Ｖy ）−ＶS −ＶTH｝2 （ＶGS3 ≧ＶTH） （１１） ＩD4＝β｛ＶR −１／２（Ｖx −Ｖy ）−ＶS −ＶTH｝2 （ＶGS4 ≧ＶTH） （１２） で表わされる。
マルチプライヤ・コア回路への入力電圧は２信号の和電
圧と差電圧となっており、ＭＯＳトランジスタＭ１，Ｍ
２，Ｍ３およびＭ４の各ドレイン電流は、 ＩD1＝β｛ＶR ＋１／２（Ｖx ＋Ｖy ）−ＶS −ＶTH｝2 （ＶGS1 ≧ＶTH） （９） ＩD2＝β｛ＶR −１／２（Ｖx ＋Ｖy ）−ＶS −ＶTH｝2 （ＶGS2 ≧ＶTH） （１０） ＩD3＝β｛ＶR ＋１／２（Ｖx −Ｖy ）−ＶS −ＶTH｝2 （ＶGS3 ≧ＶTH） （１１） ＩD4＝β｛ＶR −１／２（Ｖx −Ｖy ）−ＶS −ＶTH｝2 （ＶGS4 ≧ＶTH） （１２） で表わされる。
【００２１】また、テール電流の条件より、 ＩD1＋ＩD2＋ＩD3＋ＩD4＝ＩO （１３） の関係が成り立つ。
【００２２】ここで、数式（９）〜（１２）より、ＭＯ
Ｓ４象限マルチプライヤの差動出力電流ΔＩを求める
と、
Ｓ４象限マルチプライヤの差動出力電流ΔＩを求める
と、
【００２３】
【００２４】となる。
【００２５】数式（１４）において、ＭＯＳトランジス
タは二乗則を有しているため、回路内のＭＯＳトランジ
スタがいずれもカットオフしない入力電圧範囲で、理想
的なマルチプライヤ特性が得られ、入力電圧が大きくな
るにしたがって、回路内のＭＯＳトランジスタがカット
オフし始め、理想的なマルチプライヤ特性からずれてく
る。
タは二乗則を有しているため、回路内のＭＯＳトランジ
スタがいずれもカットオフしない入力電圧範囲で、理想
的なマルチプライヤ特性が得られ、入力電圧が大きくな
るにしたがって、回路内のＭＯＳトランジスタがカット
オフし始め、理想的なマルチプライヤ特性からずれてく
る。
【００２６】図２は、ＭＯＳ４象限マルチプライヤの特
性を、Ｖy をパラメータにして表わした伝達特性図であ
る。
性を、Ｖy をパラメータにして表わした伝達特性図であ
る。
【００２７】図において、上述したように、回路内のＭ
ＯＳトランジスタがいずれもカットオフしない入力電圧
範囲で、理想的なマルチプライヤ特性が得られ、入力電
圧が大きくなるにしたがって、回路内のＭＯＳトランジ
スタがカットオフし始め、理想的なマルチプライヤ特性
からずれてくるのが分かる。
ＯＳトランジスタがいずれもカットオフしない入力電圧
範囲で、理想的なマルチプライヤ特性が得られ、入力電
圧が大きくなるにしたがって、回路内のＭＯＳトランジ
スタがカットオフし始め、理想的なマルチプライヤ特性
からずれてくるのが分かる。
【００２８】また、数式（１４）をもとに、マルチプラ
イヤの伝達特性を、Ｖy をパラメータにして図２に示
す。また、大信号に対してはリミッティング特性を持つ
ことも示されている。
イヤの伝達特性を、Ｖy をパラメータにして図２に示
す。また、大信号に対してはリミッティング特性を持つ
ことも示されている。
【００２９】マルチプライヤのトランスコンダクタンス
特性は、Ｖx ，Ｖy のいずれに対しても等しくなってお
り、数式（１４）を、Ｖx について微分して、トランス
コンダクタンス特性を求めると、
特性は、Ｖx ，Ｖy のいずれに対しても等しくなってお
り、数式（１４）を、Ｖx について微分して、トランス
コンダクタンス特性を求めると、
【００３０】
【００３１】となる。
【００３２】図３は、数式（１５）に示したトランスコ
ンダクタンス特性をＶy をパラメータにして表わした特
性図である。
ンダクタンス特性をＶy をパラメータにして表わした特
性図である。
【００３３】図２、および、図３より明らかなように、
クァドリテールセルはマルチプライヤ・コア回路を構成
する。
クァドリテールセルはマルチプライヤ・コア回路を構成
する。
【００３４】次に、クァドリテールセルからなるマルチ
プライヤ・コア回路の４つのトランジスタのゲートへの
入力電圧が、カスコード・クァドリテールセルからなる
入力回路により、数式（９）から（１２）に示した（±
Ｖx ±Ｖy ）／２と与えられることを示す。
プライヤ・コア回路の４つのトランジスタのゲートへの
入力電圧が、カスコード・クァドリテールセルからなる
入力回路により、数式（９）から（１２）に示した（±
Ｖx ±Ｖy ）／２と与えられることを示す。
【００３５】図１に示すカスコード・クァドリテールセ
ルにおいて、４つのトランジスタＭ５Ａ、Ｍ５Ｂ、Ｍ６
Ａ、Ｍ６Ｂはテール電流Ｉb を共通にしているが、トラ
ンジスタＭ５ＡとＭ５Ｂ、および、トランジスタＭ６Ａ
とＭ６Ｂはゲートが共通接続されて第一の入力信号が差
動入力された差動対を構成している。すなわち、
ルにおいて、４つのトランジスタＭ５Ａ、Ｍ５Ｂ、Ｍ６
Ａ、Ｍ６Ｂはテール電流Ｉb を共通にしているが、トラ
ンジスタＭ５ＡとＭ５Ｂ、および、トランジスタＭ６Ａ
とＭ６Ｂはゲートが共通接続されて第一の入力信号が差
動入力された差動対を構成している。すなわち、
【００３６】
【００３７】また、トランジスタＭ５ＡとＭ８Ａ、トラ
ンジスタＭ５ＢとＭ７Ａ、トランジスタＭ６ＡとＭ８
Ｂ、および、トランジスタＭ６ＢとＭ７Ｂはそれぞれ等
しいドレイン電流が流れ、ゲート・ソース間電圧はそれ
ぞれ等しくなり、 ＶGS5A＝ＶGS5B＝ＶGS7A＝ＶGS8A＝１／２Ｖx （１８） ＶGS6A＝ＶGS6B＝ＶGS7B＝ＶGS8B＝−１／２Ｖx （１９） したがって、クァドリテールセルからなるマルチプライ
ヤ・コア回路の４つのトランジスタのゲートへの入力電
圧は、それぞれ、 ＶG1＝ＶR2＋１／２Ｖy −ＶGS7B ＝１／２Ｖx ＋１／２Ｖy ＋ＶR1＋ＶR2−ＶS1 （２０） ＶG2＝ＶR2−１／２Ｖy −ＶGS8A ＝−１／２Ｖx −１／２Ｖy ＋ＶR1＋ＶR2−ＶS1 （２１） ＶG3＝ＶR2−１／２Ｖy −ＶGS8B ＝１／２Ｖx −１／２Ｖy ＋ＶR1＋ＶR2−ＶS1 （２２） ＶG4＝ＶR2＋１／２Ｖy −ＶGS7A ＝−１／２Ｖx ＋１／２Ｖy ＋ＶR1＋ＶR2−ＶS1 （２３） と求まる。
ンジスタＭ５ＢとＭ７Ａ、トランジスタＭ６ＡとＭ８
Ｂ、および、トランジスタＭ６ＢとＭ７Ｂはそれぞれ等
しいドレイン電流が流れ、ゲート・ソース間電圧はそれ
ぞれ等しくなり、 ＶGS5A＝ＶGS5B＝ＶGS7A＝ＶGS8A＝１／２Ｖx （１８） ＶGS6A＝ＶGS6B＝ＶGS7B＝ＶGS8B＝−１／２Ｖx （１９） したがって、クァドリテールセルからなるマルチプライ
ヤ・コア回路の４つのトランジスタのゲートへの入力電
圧は、それぞれ、 ＶG1＝ＶR2＋１／２Ｖy −ＶGS7B ＝１／２Ｖx ＋１／２Ｖy ＋ＶR1＋ＶR2−ＶS1 （２０） ＶG2＝ＶR2−１／２Ｖy −ＶGS8A ＝−１／２Ｖx −１／２Ｖy ＋ＶR1＋ＶR2−ＶS1 （２１） ＶG3＝ＶR2−１／２Ｖy −ＶGS8B ＝１／２Ｖx −１／２Ｖy ＋ＶR1＋ＶR2−ＶS1 （２２） ＶG4＝ＶR2＋１／２Ｖy −ＶGS7A ＝−１／２Ｖx ＋１／２Ｖy ＋ＶR1＋ＶR2−ＶS1 （２３） と求まる。
【００３８】ただし、ＶS1はカスコード・クァドリテー
ルセルの共通ソース電圧である。したがって、数式（２
０）から（２３）を、数式（９）から（１２）に代入す
れば、同様に、数式（１４）が導ける。
ルセルの共通ソース電圧である。したがって、数式（２
０）から（２３）を、数式（９）から（１２）に代入す
れば、同様に、数式（１４）が導ける。
【００３９】すなわち、図１に示すカスコード・クァド
リテールセルはクァドリテールセルからなるマルチプラ
イヤ・コア回路の入力回路となっている。
リテールセルはクァドリテールセルからなるマルチプラ
イヤ・コア回路の入力回路となっている。
【００４０】
【発明の効果】本発明によるＭＯＳ４象限マルチプライ
ヤは、２組のオクトテールを含むため、一意的に線形な
入力電圧範囲を決定することができる。
ヤは、２組のオクトテールを含むため、一意的に線形な
入力電圧範囲を決定することができる。
【図１】本発明の第一の実施例を示すＭＯＳ４象限マル
チプライヤの回路図。
チプライヤの回路図。
【図２】本発明のマルチプライヤ・コア回路の伝達特
性。
性。
【図３】本発明のマルチプライヤ・コア回路のトランス
コンダクタンス特性。
コンダクタンス特性。
【図４】ＭＯＳ４象限マルチプライヤの従来回路図。
Ｍ１〜Ｍ８ ＭＯＳトランジスタ Ｉb ，ＩO 定電流源
Claims (4)
- 【請求項１】 ドレインが共通接続された２対のトラン
ジスタ対の４つのソースが共通接続されて１つのテール
電流で駆動されるクァドリテールセルがマルチプライヤ
コア回路を成し、前記マルチプライヤコア回路を構成す
るおのおののトランジスタのゲート入力電圧を発生する
入力回路が、２組のオクトテールセルから構成され、前
記マルチプライヤコア回路の出力電流と、前記入力回路
の出力電流とを加算することにより差動出力電流を出力
することを特徴とするＭＯＳ４象限マルチプライヤ。 - 【請求項２】 前記入力回路が、２つのトランジスタが
カスコード接続され、下段のトランジスタが４つのソー
スが共通接続されて１つのテール電流で駆動されるカス
コード・クァドリテールセルにより構成されることを特
徴とする請求項１記載のＭＯＳ４象限マルチプライヤ。 - 【請求項３】 前記カスコード接続された下段の４つの
トランジスタのゲートに、２対ずつそれぞれ第一の入力
信号が差動入力され、前記カスコード・クァドリテール
セルの上段の４つのトランジスタのゲートには２対ず
つ、第一の入力信号の逆相になるような第二の入力信号
が差動入力され、カスコード接続されたトランジスタ段
間からは、それぞれ前記マルチプライヤコア回路を構成
する４つのトランジスタのゲートに入力電圧が供給され
ることを特徴とする請求項２記載のＭＯＳ４象限マルチ
プライヤ。 - 【請求項４】 前記マルチプライヤコア回路の出力電流
と、前記入力回路を構成するカスコード接続された上段
の４つのトランジスタの各ドレイン電流とを加算するこ
とにより、差動出力電流を出力することを特徴とする請
求項１記載のＭＯＳ４象限マルチプライヤ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30199194A JP2551395B2 (ja) | 1994-12-06 | 1994-12-06 | Ｍｏｓ４象限マルチプライヤ |
| GB9725967A GB2317250B (en) | 1994-06-13 | 1995-06-13 | MOS four-quadrant multiplier |
| KR1019950015500A KR0155210B1 (ko) | 1994-06-13 | 1995-06-13 | Mos 4상한 멀티플라이어 |
| GB9512010A GB2290896B (en) | 1994-06-13 | 1995-06-13 | MOS four-quadrant multiplier |
| US08/798,637 US5774010A (en) | 1994-06-13 | 1997-02-11 | MOS four-quadrant multiplier including the voltage-controlled-three-transistor V-I converters |
| US08/857,819 US5825232A (en) | 1994-06-13 | 1997-05-16 | MOS four-quadrant multiplier including the voltage-controlled-three-transistor V-I converters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30199194A JP2551395B2 (ja) | 1994-12-06 | 1994-12-06 | Ｍｏｓ４象限マルチプライヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08161413A JPH08161413A (ja) | 1996-06-21 |
| JP2551395B2 true JP2551395B2 (ja) | 1996-11-06 |
Family
ID=17903572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30199194A Expired - Fee Related JP2551395B2 (ja) | 1994-06-13 | 1994-12-06 | Ｍｏｓ４象限マルチプライヤ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551395B2 (ja) |
-
1994
- 1994-12-06 JP JP30199194A patent/JP2551395B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08161413A (ja) | 1996-06-21 |
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| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960702 |
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