JP2551601B2 - メモリチェック回路 - Google Patents
メモリチェック回路Info
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- JP2551601B2 JP2551601B2 JP62256471A JP25647187A JP2551601B2 JP 2551601 B2 JP2551601 B2 JP 2551601B2 JP 62256471 A JP62256471 A JP 62256471A JP 25647187 A JP25647187 A JP 25647187A JP 2551601 B2 JP2551601 B2 JP 2551601B2
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- memory
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ処理装置等におけるスタテック型の
ランダムアクセスメモリ回路（以下、RAMという）等の
メモリ回路の機能試験を行うためのメモリチェック回路
に関するものである。
ランダムアクセスメモリ回路（以下、RAMという）等の
メモリ回路の機能試験を行うためのメモリチェック回路
に関するものである。
（従来の技術） 従来、この種のメモリチェック回路としては、特開昭
61−54550号公報、及び特開昭61−67162号公報等に記載
されるものがあった。以下、その構成を図を用いて説明
する。
61−54550号公報、及び特開昭61−67162号公報等に記載
されるものがあった。以下、その構成を図を用いて説明
する。
第２図は特開昭61−67162号公報に記載された従来の
メモリチェック回路の構成ブロック図である。
メモリチェック回路の構成ブロック図である。
このメモリチェック回路は、アドレス信号ADRを解読
するデコーダ及びメモリセルアレイ等を有するRAMから
なるメモリ回路１の機能試験を行うためのものであり、
テストモード信号TMにより切換制御されるアドレス切換
回路２及びライトデータ切換回路３を備え、そのアドレ
ス切換回路２の出力側には、クロック信号によりアドレ
ス切換回路２の出力を入力するアドレスレジスタ４が接
続され、そのアドレスレジスタ４の出力側がメモリ回路
１のアドレス入力部に接続されると共に、＋１加算回路
５を介してアドレス切換回路２の入力側に接続されてい
る。このアドレス切換回路２は、テストモード信号TMに
よって外部から与えられるアドレス信号ADRを＋１加算
回路５の出力信号に切換え、その出力信号をアドレスレ
ジスタ４に与える回路である。ライトデータ切換回路３
の出力側は、メモリ回路１のライトデータ入力部に接続
されると共に、ライトデータレジスタ６を介して該ライ
トデータ切換回路３の入力側に接続されている。ここ
で、ライトデータ切換回路３は、テストモード信号TMに
よって外部から与えられるライトデータ信号WTDをライ
トデータレジスタ６の出力信号に切換える回路である。
ライトデータレジスタ６は、ライトパルスWPに基づきラ
イトデータ切換回路３の出力信号を入力してその出力信
号のコンプリメント信号をライトデータ切換回路３の入
力側に与える回路である。また、メモリ回路１の出力部
にはエラー判定回路７が接続されている。このエラー判
定回路７は、排他的論理和回路で構成され、制御信号CT
に基づきメモリ回路１の出力部からの読出し信号RDの良
否を判定し、その判定結果の信号Soutを出力する回路で
ある。
するデコーダ及びメモリセルアレイ等を有するRAMから
なるメモリ回路１の機能試験を行うためのものであり、
テストモード信号TMにより切換制御されるアドレス切換
回路２及びライトデータ切換回路３を備え、そのアドレ
ス切換回路２の出力側には、クロック信号によりアドレ
ス切換回路２の出力を入力するアドレスレジスタ４が接
続され、そのアドレスレジスタ４の出力側がメモリ回路
１のアドレス入力部に接続されると共に、＋１加算回路
５を介してアドレス切換回路２の入力側に接続されてい
る。このアドレス切換回路２は、テストモード信号TMに
よって外部から与えられるアドレス信号ADRを＋１加算
回路５の出力信号に切換え、その出力信号をアドレスレ
ジスタ４に与える回路である。ライトデータ切換回路３
の出力側は、メモリ回路１のライトデータ入力部に接続
されると共に、ライトデータレジスタ６を介して該ライ
トデータ切換回路３の入力側に接続されている。ここ
で、ライトデータ切換回路３は、テストモード信号TMに
よって外部から与えられるライトデータ信号WTDをライ
トデータレジスタ６の出力信号に切換える回路である。
ライトデータレジスタ６は、ライトパルスWPに基づきラ
イトデータ切換回路３の出力信号を入力してその出力信
号のコンプリメント信号をライトデータ切換回路３の入
力側に与える回路である。また、メモリ回路１の出力部
にはエラー判定回路７が接続されている。このエラー判
定回路７は、排他的論理和回路で構成され、制御信号CT
に基づきメモリ回路１の出力部からの読出し信号RDの良
否を判定し、その判定結果の信号Soutを出力する回路で
ある。
次に、第２図の動作を説明する。
先ず、テストモード信号TMを論理“0"にしてライトデ
ータ信号WTDをライトデータ切換回路３に入力すると共
に、アドレス信号ADRをアドレス切換回路２に入力す
る。クロック信号CLKを１つ進めることにより、アドレ
ス信号ADRはアドレス切換回路２を通してアドレスレジ
スタ４に入り、ライトパルス信号WPを１つメモリ回路１
に入れることにより、ライトデータWTDがライトデータ
切換回路３を通してメモリ回路１内に書込まれる。この
時メモリ回路１の出力は、エラー判定回路７でエラーに
ならないようにリードイネーブル信号RE“0"にする。
ータ信号WTDをライトデータ切換回路３に入力すると共
に、アドレス信号ADRをアドレス切換回路２に入力す
る。クロック信号CLKを１つ進めることにより、アドレ
ス信号ADRはアドレス切換回路２を通してアドレスレジ
スタ４に入り、ライトパルス信号WPを１つメモリ回路１
に入れることにより、ライトデータWTDがライトデータ
切換回路３を通してメモリ回路１内に書込まれる。この
時メモリ回路１の出力は、エラー判定回路７でエラーに
ならないようにリードイネーブル信号RE“0"にする。
外部より書込みデータ信号WTDとアドレス信号ADRを取
込み終ると、テストモード信号TMを“1"にし、ライトパ
ルス信号WPをさらに１発入れる。以後、クロック信号CL
Kを１発と、ライトパルス信号WPを２発入れることを繰
返すことにより、メモリ回路１の各アドレスに初期値が
書込まれる。各アドレスに総て書終ると、エラー判定回
路７を有効に働かせるようにリードイネーブル信号REを
“1"にし、再びクロック信号１発に対し、ライトパルス
信号WPを２発入力することをアドレス分繰り返す。途中
でメモリ回路１内にエラーが存在すると、エラー判定回
路７によりエラー状態を示す信号Soutが出力される。ラ
イトデータとしてのパターンには、一般に知られている
データのビット幅が４ビットの場合、1010または0101の
チェッカーボードパターンが最適である。
込み終ると、テストモード信号TMを“1"にし、ライトパ
ルス信号WPをさらに１発入れる。以後、クロック信号CL
Kを１発と、ライトパルス信号WPを２発入れることを繰
返すことにより、メモリ回路１の各アドレスに初期値が
書込まれる。各アドレスに総て書終ると、エラー判定回
路７を有効に働かせるようにリードイネーブル信号REを
“1"にし、再びクロック信号１発に対し、ライトパルス
信号WPを２発入力することをアドレス分繰り返す。途中
でメモリ回路１内にエラーが存在すると、エラー判定回
路７によりエラー状態を示す信号Soutが出力される。ラ
イトデータとしてのパターンには、一般に知られている
データのビット幅が４ビットの場合、1010または0101の
チェッカーボードパターンが最適である。
このように、テストモードの場合、アドレスレジスタ
４と＋１加算回路５とによってメモリ回路１へのアドレ
スが順次１つづつ進み、この各アドレス中に入力される
ライトパルスWPが２回繰返されることによって最初に与
えられたデータパターンとライトデータレジスタ６を通
るそのコンプリメント信号とがメモリ回路１の各メモリ
セルに書込まれる。そして、メモリ回路１の出力はこの
２つのデータパターンを読出してエラー判定回路７で排
他的論理和をチェックすることによって、メモリ回路１
の各メモリセルが“0"を“1"に誤るエラー、および“1"
を“0"に誤るエラーの両方がチェックされる。
４と＋１加算回路５とによってメモリ回路１へのアドレ
スが順次１つづつ進み、この各アドレス中に入力される
ライトパルスWPが２回繰返されることによって最初に与
えられたデータパターンとライトデータレジスタ６を通
るそのコンプリメント信号とがメモリ回路１の各メモリ
セルに書込まれる。そして、メモリ回路１の出力はこの
２つのデータパターンを読出してエラー判定回路７で排
他的論理和をチェックすることによって、メモリ回路１
の各メモリセルが“0"を“1"に誤るエラー、および“1"
を“0"に誤るエラーの両方がチェックされる。
（発明が解決しようとする問題点） しかしながら、上記構成のメモリチェック回路では、
次のような問題点があった。
次のような問題点があった。
デコーダ及びメモリセルアレイを有するメモリ回路１
のデータビット長が大きい場合、ライトデータレジスタ
６のビット長も大きくする必要があるため、メモリチェ
ック回路の回路規模が著しく増大する。さらに、検査ア
ルゴリズムとしてチェッカーボードパターンを用いてい
るので、メモリマスクパターン設計での初歩的ミスによ
り発生したデコーダの多重選択障害等を検出しにくく、
メモリ回路１の故障検出能力が低いという問題もあっ
た。
のデータビット長が大きい場合、ライトデータレジスタ
６のビット長も大きくする必要があるため、メモリチェ
ック回路の回路規模が著しく増大する。さらに、検査ア
ルゴリズムとしてチェッカーボードパターンを用いてい
るので、メモリマスクパターン設計での初歩的ミスによ
り発生したデコーダの多重選択障害等を検出しにくく、
メモリ回路１の故障検出能力が低いという問題もあっ
た。
本発明は前記従来技術が持っていた問題点として、メ
モリ回路のデータビット長が大きくなるとメモリチェッ
ク回路の回路規模が著しく増大する点と、故障検出能力
が低い点について解決したメモリチェク回路を提供する
ものである。
モリ回路のデータビット長が大きくなるとメモリチェッ
ク回路の回路規模が著しく増大する点と、故障検出能力
が低い点について解決したメモリチェク回路を提供する
ものである。
（問題点を解決するための手段） 本発明は前記問題点を解決するために、アドレス入力
端子、データ入力端子及びデータ出力端子を有する読み
書き可能なメモリ回路の試験を行うメモリチェック回路
において、クロック信号を計数する複数ビットのカウン
タと、複数の排他的論理和ゲートで構成され、前記カウ
ンタの最上位ビットを除く下位ビットの出力信号及びア
ドレス制御信号を入力し、該アドレス制御信号に応じて
最下位ビットの出力信号及びその反転信号を出力すると
共に、該最下位ビットの出力信号に応じて該最下位ビッ
トを除く該各下位ビットの出力信号及びその反転信号を
出力するコンプリメント回路と、テストモード信号に応
じて外部から供給されるアドレス信号を前記コンプリメ
ント回路の出力信号に切換えその出力信号を前記アドレ
ス入力端子に与えるアドレス切換回路と、前記テストモ
ード信号に応じて外部から供給されるデータ入力信号を
前記カウンタの最上位ビットの出力信号に切換えその出
力信号を前記データ入力端子に与えるデータ入力切換回
路と、前記データ出力端子から出力される読出し信号と
前記カウンタの最上位ビットの反転信号とを比較する比
較回路とを、備えている。
端子、データ入力端子及びデータ出力端子を有する読み
書き可能なメモリ回路の試験を行うメモリチェック回路
において、クロック信号を計数する複数ビットのカウン
タと、複数の排他的論理和ゲートで構成され、前記カウ
ンタの最上位ビットを除く下位ビットの出力信号及びア
ドレス制御信号を入力し、該アドレス制御信号に応じて
最下位ビットの出力信号及びその反転信号を出力すると
共に、該最下位ビットの出力信号に応じて該最下位ビッ
トを除く該各下位ビットの出力信号及びその反転信号を
出力するコンプリメント回路と、テストモード信号に応
じて外部から供給されるアドレス信号を前記コンプリメ
ント回路の出力信号に切換えその出力信号を前記アドレ
ス入力端子に与えるアドレス切換回路と、前記テストモ
ード信号に応じて外部から供給されるデータ入力信号を
前記カウンタの最上位ビットの出力信号に切換えその出
力信号を前記データ入力端子に与えるデータ入力切換回
路と、前記データ出力端子から出力される読出し信号と
前記カウンタの最上位ビットの反転信号とを比較する比
較回路とを、備えている。
（作 用） 本発明によれば、以上のようにメモリチェック回路を
構成したので、カウンタの最上位ビットを用いてメモリ
回路に“0"または“1"が書込まれ、それによってメモリ
回路のビット長が増加しても、データ入力切換回路及び
比較回路のビット長を増加させるだけで済み、回路規模
の増加がおさえられる。さらに、コンプリメント回路は
アドレスをコンプリメントするように働くと共に、カウ
ンタ及びデータ入力切換回路ははマーチングパターンを
発生するように働き、それによってメモリのリード／ラ
イト動作不良、アドレスの多重選択故障、及びメモリデ
ータの保持動作不良等といったより多くのメモリ回路の
故障検出が可能となる。従って前記問題点を除去できる
のである。
構成したので、カウンタの最上位ビットを用いてメモリ
回路に“0"または“1"が書込まれ、それによってメモリ
回路のビット長が増加しても、データ入力切換回路及び
比較回路のビット長を増加させるだけで済み、回路規模
の増加がおさえられる。さらに、コンプリメント回路は
アドレスをコンプリメントするように働くと共に、カウ
ンタ及びデータ入力切換回路ははマーチングパターンを
発生するように働き、それによってメモリのリード／ラ
イト動作不良、アドレスの多重選択故障、及びメモリデ
ータの保持動作不良等といったより多くのメモリ回路の
故障検出が可能となる。従って前記問題点を除去できる
のである。
（実施例） 第１図は本発明の実施例を示すメモリチェック回路の
構成ブロック図である。
構成ブロック図である。
このメモリチェック回路は、データ処理装置等に設け
られたメモリ回路10の機能試験を行うためのもので、そ
のメモリ回路10は例えばｍビット×2nワードのスタテッ
ク型RAMで構成され、メモリセルアレイ、及びアドレス
信号ADRを解読してそのメモリセルを選択するデコーダ
等の他に、アドレス信号ADRを入力するアドレス入力端
子10a、メモリセルに対する書込みを可能にするライト
イネーブル信号WEを入力するライトイネーブル入力端子
10b、データ入力信号Dinを入力するデータ入力端子10
c、及び読出されたデータ出力信号Doutを出力するデー
タ出力端子10dを備えている。
られたメモリ回路10の機能試験を行うためのもので、そ
のメモリ回路10は例えばｍビット×2nワードのスタテッ
ク型RAMで構成され、メモリセルアレイ、及びアドレス
信号ADRを解読してそのメモリセルを選択するデコーダ
等の他に、アドレス信号ADRを入力するアドレス入力端
子10a、メモリセルに対する書込みを可能にするライト
イネーブル信号WEを入力するライトイネーブル入力端子
10b、データ入力信号Dinを入力するデータ入力端子10
c、及び読出されたデータ出力信号Doutを出力するデー
タ出力端子10dを備えている。
このようなメモリ回路10をチェックするためのメモリ
チェック回路は、リセット信号RESETによりリセットさ
れクロック信号CLKにより順次カウントアップする（ｎ
＋１）ビットのカウンタ11を有し、そのカウンタ11の下
位ｎビット20〜2n-1の出力信号はコンプリメント回路12
の入力側に接続され、そのコンプリメント回路12の出力
側がアドレス切換回路13に接続されている。またカウン
タ11の最上位ビット2nの出力信号は、データ入力切換回
路14に接続されると共に、信号反転用のインバータ15を
介して比較回路16に接続されている。
チェック回路は、リセット信号RESETによりリセットさ
れクロック信号CLKにより順次カウントアップする（ｎ
＋１）ビットのカウンタ11を有し、そのカウンタ11の下
位ｎビット20〜2n-1の出力信号はコンプリメント回路12
の入力側に接続され、そのコンプリメント回路12の出力
側がアドレス切換回路13に接続されている。またカウン
タ11の最上位ビット2nの出力信号は、データ入力切換回
路14に接続されると共に、信号反転用のインバータ15を
介して比較回路16に接続されている。
ここで、コンプリメント回路12は、アドレス制御信号
ACによりカウンタ11の下位ｎビット20〜2n-1の出力信号
またはその１の補数信号を出力する回路であり、例えば
ｎ個の排他的論理和ゲート（以下、ExORという）12−１
〜12−ｎで構成されている。カウンタ11の最下位ビット
20及びアドレス制御信号ACは最下位ビットのExOR12−１
入力側に接続され、同じくカウンタ11の下位ビット21〜
2n-1及び最下位ビット20は下位ビットの各ExOR12−２〜
12−ｎの入力側にそれぞれ接続されている。アドレス切
換回路13は、テストモード信号TMによって外部から供給
されるｎビットアドレス信号ADRをコンプリメント回路1
2の出力信号に切換え、その出力信号をメモリ回路10の
アドレス入力端子10aに与える回路である。データ入力
切換回路14は、テストモード信号TMによって外部から供
給されるデータ入力信号Dinをカウンタ11の最上位ビッ
ト2nの出力信号に切換え、その出力信号をメモリ回路10
のデータ入力端子10cに与える回路である。また比較回
路16は、メモリ回路10から読出されたデータ出力信号Do
utと、カウンタ11の最上位ビット2nの出力信号をインバ
ータ15で反転した信号とを比較し、その比較結果に応じ
たエラー信号Pass/failを出力する回路である。
ACによりカウンタ11の下位ｎビット20〜2n-1の出力信号
またはその１の補数信号を出力する回路であり、例えば
ｎ個の排他的論理和ゲート（以下、ExORという）12−１
〜12−ｎで構成されている。カウンタ11の最下位ビット
20及びアドレス制御信号ACは最下位ビットのExOR12−１
入力側に接続され、同じくカウンタ11の下位ビット21〜
2n-1及び最下位ビット20は下位ビットの各ExOR12−２〜
12−ｎの入力側にそれぞれ接続されている。アドレス切
換回路13は、テストモード信号TMによって外部から供給
されるｎビットアドレス信号ADRをコンプリメント回路1
2の出力信号に切換え、その出力信号をメモリ回路10の
アドレス入力端子10aに与える回路である。データ入力
切換回路14は、テストモード信号TMによって外部から供
給されるデータ入力信号Dinをカウンタ11の最上位ビッ
ト2nの出力信号に切換え、その出力信号をメモリ回路10
のデータ入力端子10cに与える回路である。また比較回
路16は、メモリ回路10から読出されたデータ出力信号Do
utと、カウンタ11の最上位ビット2nの出力信号をインバ
ータ15で反転した信号とを比較し、その比較結果に応じ
たエラー信号Pass/failを出力する回路である。
第３図は第１図のタイムチャートであり、このタイム
チャートを参照しつつ第１図の動作（１）〜（６）を説
明する。
チャートを参照しつつ第１図の動作（１）〜（６）を説
明する。
なお、本実施例で、テスタパターンとして逐時行進す
るマーチングパターン（marching pattern）を用い、か
つアドレスシーケンスとしてアドレスコンプリメントを
用いている。
るマーチングパターン（marching pattern）を用い、か
つアドレスシーケンスとしてアドレスコンプリメントを
用いている。
（１）起動時の動作 アドレス制御信号ACを論理“0"にし、テストモード信
号TMをイネーブル（＝“1"）にすると同時にリセット信
号RESETをカウンタ11に入力してそのカウンタ11をリセ
ットすると、メモリ回路10のアドレスは０番地に示す。
号TMをイネーブル（＝“1"）にすると同時にリセット信
号RESETをカウンタ11に入力してそのカウンタ11をリセ
ットすると、メモリ回路10のアドレスは０番地に示す。
（２）初期設定動作 メモリ回路10のライトイネーブル端子10bにライトイ
ネーブル信号WEのパルスを入力すると、メモリ回路10の
アドレス（０番地）にカウンタ11の最上位ビット2nの信
号“0"が書込まれる。次に、カウンタ11にクロック信号
CLKの１パルスを入力すると、メモリ回路10のアドレス
（2n−１）番地を示す。以後、総てのアドレスに対して
ライトイネーブル信号WEの１パルスのクロック信号CLK
の１パルスを繰返して入力することにより、メモリ回路
10の各アドレスにオール“0"6が書込まれ、初期設定が
完了する。
ネーブル信号WEのパルスを入力すると、メモリ回路10の
アドレス（０番地）にカウンタ11の最上位ビット2nの信
号“0"が書込まれる。次に、カウンタ11にクロック信号
CLKの１パルスを入力すると、メモリ回路10のアドレス
（2n−１）番地を示す。以後、総てのアドレスに対して
ライトイネーブル信号WEの１パルスのクロック信号CLK
の１パルスを繰返して入力することにより、メモリ回路
10の各アドレスにオール“0"6が書込まれ、初期設定が
完了する。
なお、このステップではエラーを検出しないので、エ
ラー信号Pass/Fail及びデータ出力信号Doutはドント
ケアすればよい。またアドレスシーケンスは番地（０）
→（2n−１）→（２）→（2n−３）→（４）→（2n−
５）→…→（2n−４）→（３）→（2n−２）→（１）→
（０）となり、2n回クロックパルスを入力したことにな
って、カウンタ11の最上位ビット2nは“1"となる。
ラー信号Pass/Fail及びデータ出力信号Doutはドント
ケアすればよい。またアドレスシーケンスは番地（０）
→（2n−１）→（２）→（2n−３）→（４）→（2n−
５）→…→（2n−４）→（３）→（2n−２）→（１）→
（０）となり、2n回クロックパルスを入力したことにな
って、カウンタ11の最上位ビット2nは“1"となる。
（３）“0"リード、“1"ライトの動作 前記（２）の操作により、メモリ回路10の全ビットに
は“0"が書込まれ、ライトイネーブル信号WEの“1"でア
ドレス（０番地）の内容がデータ出力信号Doutの形で読
出される。すると比較回路16は、カウンタ11の最上位ビ
ット2nの信号“1"がインバータ15で反転された信号“0"
と、データ出力信号Doutとを比較し、両者の一致、不一
致を判定してエラー信号Pass/Failを出力する。メモリ
回路10から読出されたデータ出力信号Doutのｍビットが
総て“0"ならば、そのデータ出力信号Doutとインバータ
15の出力とが一致するため、正常状態を示す“1"のエラ
ー信号Passが出力され、前記データ出力信号Doutのｍビ
ットのうちのどれか１ビットでも“1"になっていれば、
不一致状態（異常状態）を示す“0"のエラー信号Failが
出力される。
は“0"が書込まれ、ライトイネーブル信号WEの“1"でア
ドレス（０番地）の内容がデータ出力信号Doutの形で読
出される。すると比較回路16は、カウンタ11の最上位ビ
ット2nの信号“1"がインバータ15で反転された信号“0"
と、データ出力信号Doutとを比較し、両者の一致、不一
致を判定してエラー信号Pass/Failを出力する。メモリ
回路10から読出されたデータ出力信号Doutのｍビットが
総て“0"ならば、そのデータ出力信号Doutとインバータ
15の出力とが一致するため、正常状態を示す“1"のエラ
ー信号Passが出力され、前記データ出力信号Doutのｍビ
ットのうちのどれか１ビットでも“1"になっていれば、
不一致状態（異常状態）を示す“0"のエラー信号Failが
出力される。
次に、ライトイネーブルWEの１パルスをメモリ回路10
のライトイネーブル端子10bに入力すると、そのライト
イネーブルパルス“0"でメモリ回路10におけるｍビット
のアドレス（０番地）にはオール“1"が書込まれ、“1"
のデータ出力信号Doutが出力され、エラー信号pass/Fai
lは“0"になる。続いてクロック信号CLKの１パルスをカ
ウンタ11に入力すると、メモリ回路10のアドレスは（2n
−１）番地を示す。以後、総てのアドレスに対してライ
トイネーブル信号WEの１パルスとクロック信号CLKの１
パルスとを繰返して入力することにより、各アドレスの
内容をライトイネーブル信号WEの“1"で読出し、そのラ
イトイネーブル信号WEの“0"でオール“1"を書込む操作
をして“0"リード、“1"ライトのテストをする。
のライトイネーブル端子10bに入力すると、そのライト
イネーブルパルス“0"でメモリ回路10におけるｍビット
のアドレス（０番地）にはオール“1"が書込まれ、“1"
のデータ出力信号Doutが出力され、エラー信号pass/Fai
lは“0"になる。続いてクロック信号CLKの１パルスをカ
ウンタ11に入力すると、メモリ回路10のアドレスは（2n
−１）番地を示す。以後、総てのアドレスに対してライ
トイネーブル信号WEの１パルスとクロック信号CLKの１
パルスとを繰返して入力することにより、各アドレスの
内容をライトイネーブル信号WEの“1"で読出し、そのラ
イトイネーブル信号WEの“0"でオール“1"を書込む操作
をして“0"リード、“1"ライトのテストをする。
この操作で、2n回クロック信号CLKのパルスをカウン
タ11に入力したことにより、それによってカウンタ11の
全ビットは“0"になっている。
タ11に入力したことにより、それによってカウンタ11の
全ビットは“0"になっている。
（４）“1"リード、“0"ライトの動作 前記（３）の操作によってメモリ回路10の全ビットに
は“1"が書込まれており、前記（３）と同様の操作によ
って“1"リード、“0"ライトのテストをする。
は“1"が書込まれており、前記（３）と同様の操作によ
って“1"リード、“0"ライトのテストをする。
（５）“0"リード、“1"ライトの動作 前記（４）の操作によってメモリ回路10の全ビットに
は“0"が書込まれる。次に、アドレス制御信号ACを“1"
にすると、コンプリメント回路12の出力がアドレス切換
回路13を通してメモリ回路10のアドレス入力端子10aに
与えられ、そのメモリ回路10のアドレスは（１）番地を
示す。以後、ライトイネーブル信号WEの１パルスとクロ
ック信号CLKの１パルスとを繰返して入力し、前記
（２）と同様に“0"リード、“1"ライトのテストを行
う。このとき、アドレスシーケンシは番地（１）→（2n
−２）→（３）→（2n−４）→…→（2n−３）→（２）
→（2n−１）→（０）→（１）となり、前記（２）で実
施したアドレスシーケンスを逆にたどる。
は“0"が書込まれる。次に、アドレス制御信号ACを“1"
にすると、コンプリメント回路12の出力がアドレス切換
回路13を通してメモリ回路10のアドレス入力端子10aに
与えられ、そのメモリ回路10のアドレスは（１）番地を
示す。以後、ライトイネーブル信号WEの１パルスとクロ
ック信号CLKの１パルスとを繰返して入力し、前記
（２）と同様に“0"リード、“1"ライトのテストを行
う。このとき、アドレスシーケンシは番地（１）→（2n
−２）→（３）→（2n−４）→…→（2n−３）→（２）
→（2n−１）→（０）→（１）となり、前記（２）で実
施したアドレスシーケンスを逆にたどる。
（６）“1"リード、“0"ライトの動作 前記（５）の操作によってメモリ回路10の全ビットに
は“1"が書込まれ、前記（５）と同様の操作によって
“1"リード、“0"ライトのテストを行えば、メモリ回路
10のテストが終了する。
は“1"が書込まれ、前記（５）と同様の操作によって
“1"リード、“0"ライトのテストを行えば、メモリ回路
10のテストが終了する。
本実施例では、次のような利点を有する。
（ａ） カウンタ11の最上位ビット2nの信号を用いてメ
モリ回路10に“0"または“1"を書込むようにしたもの
で、メモリ回路10のビット長が増加しても、データ入力
切換回路14と比較回路16のビット長を増加させるだけで
よく、回路規模の増大を抑制できる。
モリ回路10に“0"または“1"を書込むようにしたもの
で、メモリ回路10のビット長が増加しても、データ入力
切換回路14と比較回路16のビット長を増加させるだけで
よく、回路規模の増大を抑制できる。
（ｂ） コンプリメント回路12でアドレスをコンプリメ
ントすると共に、カウンタ11及びデータ入力切換回路14
でマーチングパターンを発生するようにしたので、周期
的なアドレス選択では見出せないメモリ回路10内のアド
レスデコーダの動作の不安定性（アドレスの多重選択故
障）やアドレス切換え時の誤動作を検出できる。さら
に、メモリ回路10内のアドレスデコーダの検査（アドレ
スの多重選択故障検査）、書込み時における雑音のメモ
リ特性への影響の検査（メモリデータの保持動作不良検
査）、及びメモリのリード／ライト動作の不良検査等が
できるので、より多くのメモリ回路の故障検出が可能に
なる。
ントすると共に、カウンタ11及びデータ入力切換回路14
でマーチングパターンを発生するようにしたので、周期
的なアドレス選択では見出せないメモリ回路10内のアド
レスデコーダの動作の不安定性（アドレスの多重選択故
障）やアドレス切換え時の誤動作を検出できる。さら
に、メモリ回路10内のアドレスデコーダの検査（アドレ
スの多重選択故障検査）、書込み時における雑音のメモ
リ特性への影響の検査（メモリデータの保持動作不良検
査）、及びメモリのリード／ライト動作の不良検査等が
できるので、より多くのメモリ回路の故障検出が可能に
なる。
（ｃ） 簡単な操作でメモリチェック回路で起動できる
ので、メモリ回路10の経時変化テスト（エージング・テ
スト）にも利用できる。
ので、メモリ回路10の経時変化テスト（エージング・テ
スト）にも利用できる。
なお、本発明は図示の実施例に限定されず、例えばコ
ンプリメント回路12をExOR12−１〜12n以外の回路で構
成したり、メモリ回路10をスタティック型RAM以外のメ
モリで構成する等、種々の変形が可能である。
ンプリメント回路12をExOR12−１〜12n以外の回路で構
成したり、メモリ回路10をスタティック型RAM以外のメ
モリで構成する等、種々の変形が可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、カウン
タの最上位ビットを用いてメモリ回路に“0"または“1"
を書込むようにしたので、メモリ回路のビット長が増加
してもデータ入力切換回路及び比較回路のビット長を増
加させるだけでよく、それによって回路規模の大型化を
極力おさえることができる。
タの最上位ビットを用いてメモリ回路に“0"または“1"
を書込むようにしたので、メモリ回路のビット長が増加
してもデータ入力切換回路及び比較回路のビット長を増
加させるだけでよく、それによって回路規模の大型化を
極力おさえることができる。
しかも、マーチングパターンを用いるメモリチェック
回路に、カウンタから出力される最上位ビット、最下位
ビットを除くビットの出力信号を反転したり、しなかっ
たりするコンプリメント回路を設けたので、このコンプ
リメント回路の出力信号に基づいてアドレスをコンプリ
メントに与え、各故障を見つけるテストを行うことがで
きる。さらに、このコンプリメント回路は、アドレス制
御信号に応じて最下位ビットの出力信号あるいはその反
転信号をアドレス切換回路を介してアドレス入力端子に
与えることで、最下位ビットの反転信号により、アドレ
ス信号をコンプリメントに与えるシーケンスを逆順に制
御することができるので、アドレス遷移によるデコーダ
の不良を検出することができる。その結果、メモリのリ
ード／ライト動作不良、アドレスの多重選択故障、ビッ
ト間干渉等、より多くのメモリ回路の故障検出が可能で
ある。
回路に、カウンタから出力される最上位ビット、最下位
ビットを除くビットの出力信号を反転したり、しなかっ
たりするコンプリメント回路を設けたので、このコンプ
リメント回路の出力信号に基づいてアドレスをコンプリ
メントに与え、各故障を見つけるテストを行うことがで
きる。さらに、このコンプリメント回路は、アドレス制
御信号に応じて最下位ビットの出力信号あるいはその反
転信号をアドレス切換回路を介してアドレス入力端子に
与えることで、最下位ビットの反転信号により、アドレ
ス信号をコンプリメントに与えるシーケンスを逆順に制
御することができるので、アドレス遷移によるデコーダ
の不良を検出することができる。その結果、メモリのリ
ード／ライト動作不良、アドレスの多重選択故障、ビッ
ト間干渉等、より多くのメモリ回路の故障検出が可能で
ある。
第１図は本発明の実施例を示すメモリチェック回路の構
成ブロック図、第２図は従来のメモリチェック回路の構
成ブロック図、第３図は第１図のタイムチャートであ
る。 10……メモリ回路、10a……アドレス入力端子、10b……
ライトイネーブル端子、10c……データ入力端子、10d…
…データ出力端子、11……カウンタ、12……コンプリメ
ント回路、13……アドレス切換回路、14……データ入力
切換回路、15……インバータ、16……比較回路、AC……
アドレス制御信号、ADR……アドレス信号、CLK……クロ
ック信号、Din……データ入力信号、Dout……データ出
力信号、RESET……リセット信号、TM……テストモード
信号、WE……ライトイネーブル信号。
成ブロック図、第２図は従来のメモリチェック回路の構
成ブロック図、第３図は第１図のタイムチャートであ
る。 10……メモリ回路、10a……アドレス入力端子、10b……
ライトイネーブル端子、10c……データ入力端子、10d…
…データ出力端子、11……カウンタ、12……コンプリメ
ント回路、13……アドレス切換回路、14……データ入力
切換回路、15……インバータ、16……比較回路、AC……
アドレス制御信号、ADR……アドレス信号、CLK……クロ
ック信号、Din……データ入力信号、Dout……データ出
力信号、RESET……リセット信号、TM……テストモード
信号、WE……ライトイネーブル信号。
Claims (1)
- 【請求項１】アドレス入力端子、データ入力端子及びデ
ータ出力端子を有する読み書き可能なメモリ回路の試験
を行うメモリチェック回路において、 クロック信号を計数する複数ビットのカウンタと、 複数の排他的論理和ゲートで構成され、前記カウンタの
最上位ビットを除く下位ビットの出力信号及びアドレス
制御信号を入力し、該アドレス制御信号に応じて最下位
ビットの出力信号及びその反転信号を出力すると共に、
該最下位ビットの出力信号に応じて該最下位ビットを除
く該各下位ビットの出力信号及びその反転信号を出力す
るコンプリメント回路と、 テストモード信号に応じて外部から供給されるアドレス
信号を前記コンプリメント回路の出力信号に切換えその
出力信号を前記アドレス入力端子に与えるアドレス切換
回路と、 前記テストモード信号に応じて外部から供給されるデー
タ入力信号を前記カウンタの最上位ビットの出力信号に
切換えその出力信号を前記データ入力端子に与えるデー
タ入力切換回路と、 前記データ出力端子から出力される読出し信号と前記カ
ウンタの最上位ビットの反転信号とを比較する比較回路
とを、 備えたことを特徴とするメモリチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256471A JP2551601B2 (ja) | 1987-10-12 | 1987-10-12 | メモリチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256471A JP2551601B2 (ja) | 1987-10-12 | 1987-10-12 | メモリチェック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198199A JPH0198199A (ja) | 1989-04-17 |
| JP2551601B2 true JP2551601B2 (ja) | 1996-11-06 |
Family
ID=17293096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62256471A Expired - Lifetime JP2551601B2 (ja) | 1987-10-12 | 1987-10-12 | メモリチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551601B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09139096A (ja) * | 1995-11-14 | 1997-05-27 | Nec Corp | 論理ｌｓｉのｒａｍ試験回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154550A (ja) * | 1984-08-24 | 1986-03-18 | Hitachi Ltd | 集積回路装置 |
-
1987
- 1987-10-12 JP JP62256471A patent/JP2551601B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198199A (ja) | 1989-04-17 |
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