JP2552365B2 - Active matrix display - Google Patents
Active matrix displayInfo
- Publication number
- JP2552365B2 JP2552365B2 JP20940089A JP20940089A JP2552365B2 JP 2552365 B2 JP2552365 B2 JP 2552365B2 JP 20940089 A JP20940089 A JP 20940089A JP 20940089 A JP20940089 A JP 20940089A JP 2552365 B2 JP2552365 B2 JP 2552365B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- electrode
- display device
- gate
- active matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は絵素電極をマトリクス状に配し、高密度の表
示を行うアクティブマトリクス表示装置に関する。Description: TECHNICAL FIELD The present invention relates to an active matrix display device in which pixel electrodes are arranged in a matrix and high density display is performed.
(従来の技術) 従来より、液晶表示装置、EL表示装置、プラズマ表示
装置等に於いてはマトリクス状に配列された絵素電極を
選択することにより、画面上に表示パターンが形成され
る。絵素電極の駆動方式として、個々の独立した絵素電
極を配列し、この絵素電極のそれぞれにスイッチング素
子を連結して駆動するアクティブマトリクス駆動方式が
知られている。絵素電極を選択駆動するスイッチング素
子としては、TFT(薄膜トランジスタ)素子、MIM(金属
−絶縁層−金属)素子等が一般的に用いられている。ア
クティブマトリクス駆動方式は、高コントラストの表示
が可能であり、液晶テレビジョン、ワードプロセッサ、
コンピュータの端末表示装置等に実用化されている。(Prior Art) Conventionally, in a liquid crystal display device, an EL display device, a plasma display device and the like, a display pattern is formed on a screen by selecting picture element electrodes arranged in a matrix. As a driving method of the picture element electrodes, an active matrix driving method is known in which individual picture element electrodes are arranged and a switching element is connected to each of the picture element electrodes for driving. A TFT (thin film transistor) element, an MIM (metal-insulating layer-metal) element, or the like is generally used as a switching element for selectively driving the pixel electrodes. The active matrix drive system is capable of high-contrast display, and can be used for LCD televisions, word processors,
It has been put to practical use as a terminal display device of a computer.
第3図に従来の表示装置に用いられるアクティブマト
リクス基板の一例を示す。ゲートバス配線24に直交して
ソースバス配線5が設けられ、ゲートバス配線24とソー
スバス配線5との交差点近傍のゲートバス配線24上に、
TFT7が設けられている。TFT7のソース電極15とソースバ
ス配線5とはソース枝配線8によって接続されている。
TFT7のドレイン電極16は絵素電極6に接続されている。
ゲートバス配線24とソースバス配線5との間には、後述
するゲート絶縁膜11が介在している。FIG. 3 shows an example of an active matrix substrate used in a conventional display device. The source bus wiring 5 is provided orthogonally to the gate bus wiring 24, and on the gate bus wiring 24 near the intersection of the gate bus wiring 24 and the source bus wiring 5,
TFT7 is provided. The source electrode 15 of the TFT 7 and the source bus line 5 are connected by a source branch line 8.
The drain electrode 16 of the TFT 7 is connected to the pixel electrode 6.
A gate insulating film 11 described later is interposed between the gate bus wiring 24 and the source bus wiring 5.
第4図に、第3図の基板を用いた表示装置の第3図に
於けるIV−IV線に沿った断面図を示す。ガラス基板1上
の全面にTa2O5、Al2O5、又はSi3N4等の窒化シリコン
(以下では「SiNX」と称する)から成るベースコート膜
2が形成され、ベースコート膜2上にTa、W等の金属か
ら成るゲートバス配線24がパターン形成されている。ゲ
ート電極9はゲートバス配線24の一部として形成され、
従って、ゲート電極9もTa、W等の金属で形成されてい
る。Ta、W等の金属は、後の例えばTFT7の形成工程での
エッチャントに対し耐エッチャント性が高いので、ゲー
トバス配線24及びゲート電極9の上に形成されるゲート
絶縁膜11等に僅かなピンホールが存在しても、これらの
配線24及び電極9は浸食されない。FIG. 4 is a sectional view taken along line IV-IV in FIG. 3 of a display device using the substrate shown in FIG. A base coat film 2 made of silicon nitride such as Ta 2 O 5 , Al 2 O 5 or Si 3 N 4 (hereinafter referred to as “SiN X ”) is formed on the entire surface of the glass substrate 1, and the base coat film 2 is formed on the base coat film 2. A gate bus wiring 24 made of a metal such as Ta or W is patterned. The gate electrode 9 is formed as a part of the gate bus wiring 24,
Therefore, the gate electrode 9 is also made of a metal such as Ta or W. Metals such as Ta and W have high etchant resistance to etchants in, for example, the subsequent step of forming the TFT 7, so that a slight pin is formed on the gate insulating film 11 and the like formed on the gate bus wiring 24 and the gate electrode 9. Even if holes are present, these wirings 24 and electrodes 9 are not eroded.
この基板1の全面にSiNXから成るゲート絶縁膜11が形
成されている。ゲート電極9上には上述のゲート絶縁膜
11を介して、アモルファスシリコン(以下では「a−S
i」と称する)から成る真性半導体層12が形成され、真
性半導体層12上にはSiNXから成る半導体層保護膜13が形
成されている。半導体層保護膜13は後のソース電極及び
ドレイン電極を形成する工程で、エッチングストッパと
して機能する。真性半導体層12上及び半導体層保護膜13
上にはコンタクト層14、14が設けられている。更に、コ
ンタクト層14、14上にはそれぞれソース電極15及びドレ
イン電極16が形成され、ドレイン電極16にはITOから成
る絵素電極6が接続されている。A gate insulating film 11 made of SiN X is formed on the entire surface of the substrate 1. The above-mentioned gate insulating film is formed on the gate electrode 9.
11 through amorphous silicon (hereinafter referred to as "a-S
The semiconductor layer protective film 13 made of SiN x is formed on the intrinsic semiconductor layer 12. The semiconductor layer protective film 13 functions as an etching stopper in a later step of forming a source electrode and a drain electrode. On the intrinsic semiconductor layer 12 and the semiconductor layer protective film 13
Contact layers 14, 14 are provided on the top. Further, a source electrode 15 and a drain electrode 16 are formed on the contact layers 14 and 14, respectively, and a pixel electrode 6 made of ITO is connected to the drain electrode 16.
多数のこのような絵素電極6がマトリクス状に配さ
れ、各絵素電極6に接続されたTFT7がゲートバス配線24
上に形成されて、アクティブマトリクス基板が構成され
ている。ソースバス配線5はゲートバス配線24の方向に
対して直角方向に並ぶそれぞれのTFT7のソース電極15
に、枝配線8を介して接続されている。A large number of such pixel electrodes 6 are arranged in a matrix, and the TFTs 7 connected to each pixel electrode 6 are connected to the gate bus wiring 24.
The active matrix substrate is formed on the above. The source bus line 5 is the source electrode 15 of each TFT 7 arranged in a direction perpendicular to the direction of the gate bus line 24.
Are connected via the branch wiring 8.
TFT7、絵素電極6等が形成された基板1の全面に、Si
NXから成る保護膜17が堆積され、保護膜17上には配向膜
19が形成されている。ガラス基板1に対向するガラス基
板20上に、カラーフィルタ21、対向電極22、及び配向膜
23が順次形成されている。2つの基板1及び20の間に液
晶18が封入され、アクティブマトリクス表示装置が構成
されている。この表示装置では、走査信号がゲートバス
配線24に順次入力され、これに対応するソースバス配線
5に画像信号が入力され、絵素電極6が駆動される。Si is formed on the entire surface of the substrate 1 on which the TFT 7, the pixel electrode 6 and the like are formed.
A protective film 17 made of N X is deposited, and an alignment film is formed on the protective film 17.
19 are formed. On the glass substrate 20 facing the glass substrate 1, a color filter 21, a counter electrode 22, and an alignment film.
23 are sequentially formed. A liquid crystal 18 is enclosed between the two substrates 1 and 20 to form an active matrix display device. In this display device, scanning signals are sequentially input to the gate bus lines 24, image signals are input to the corresponding source bus lines 5, and the pixel electrodes 6 are driven.
(発明が解決しようとする課題) このようなアクティブマトリクス表示装置に於いて、
高密度の表示を行うには非常に多数の絵素電極6とTFT7
とを配することが必要である。絵素電極6及びTFT7の数
が増加するに従い、ゲートバス配線24及びソースバス配
線5の数も増加することになる。精細な画像表示を行う
表示装置では、例えば400本以上のゲートバス配線24
と、600本以上のソースバス配線5とが設けられる。こ
のような高精細な表示を行う装置ではゲートバス配線1
本当りの書き込み時間は、数十マイクロ秒となる。ゲー
トバス配線24に比較的大きい比抵抗を有するTa、W等の
金属を用いた従来の表示装置では、このような短い時間
内に充分な電圧を全てのゲート電極9に印加することが
できない。即ち、ゲートバス配線24上の入力部近傍に比
べ、該入力部から遠い部分で信号遅延が生じることにな
る。この信号遅延により、上記の書き込み時間内に充分
な電圧が絵素電極6に印加されない。従って、同一ゲー
トバス配線24の入力部から遠い部分に接続された絵素に
表示不良が生じることとなる。(Problems to be Solved by the Invention) In such an active matrix display device,
For high density display, a large number of pixel electrodes 6 and TFTs 7
It is necessary to place and. As the numbers of the pixel electrodes 6 and the TFTs 7 increase, the numbers of the gate bus lines 24 and the source bus lines 5 also increase. In a display device that displays a fine image, for example, 400 or more gate bus wires 24
And 600 or more source bus lines 5 are provided. In such a high-definition display device, the gate bus wiring 1
The writing time per book is several tens of microseconds. In a conventional display device using a metal such as Ta or W having a relatively large specific resistance for the gate bus wiring 24, it is not possible to apply a sufficient voltage to all the gate electrodes 9 within such a short time. That is, a signal delay occurs in a portion farther from the input section on the gate bus line 24 than in the vicinity of the input section. Due to this signal delay, a sufficient voltage is not applied to the pixel electrode 6 within the above writing time. Therefore, a display defect will occur in the picture element connected to the part of the same gate bus line 24 far from the input part.
この問題点を解決するため、ゲートバス配線24及びゲ
ート電極9をAl、Mo、Cu等の低抵抗の金属で形成するこ
とが行われている。しかし、このような金属材料でゲー
トバス配線24を形成すると、これらの金属材料は後の例
えばTFT7や絵素電極6の形成工程で用いられるエッチャ
ントに対する耐エッチャント性が低いため、欠陥の少な
いゲートバス配線24を得るのが困難となる。即ち、ゲー
ト絶縁膜11やその上に形成されるレジスト等に僅かなピ
ンホールが存在すると、その下に形成されたゲートバス
配線24がエチャントによって侵食されてしまうのであ
る。In order to solve this problem, the gate bus wiring 24 and the gate electrode 9 are formed of a low resistance metal such as Al, Mo and Cu. However, when the gate bus wiring 24 is formed of such a metal material, these metal materials have low etchant resistance to an etchant used later, for example, in the step of forming the TFT 7 and the pixel electrode 6, so that the gate bus with few defects is formed. It is difficult to obtain the wiring 24. That is, if there are slight pinholes in the gate insulating film 11 and the resist formed thereon, the gate bus wiring 24 formed thereunder will be eroded by the etchant.
また、ゲートバス配線24を2層構造とし、下層を上述
のAl、Mo、Cu等の金属で形成し、上層をTa、W等の金属
で形成することが提案されている。Ta、W等の金属は前
述のように比較的耐エッチャント性に優れているので、
後のエッチング工程を経ても欠陥の少ないゲートバス配
線が得られる。しかし、このような2層の構成では上層
と下層とに生じる内部応力の違いにより、後工程で膜剥
がれが起こり易いという新たな問題点が生じる。Further, it has been proposed that the gate bus wiring 24 has a two-layer structure, the lower layer is formed of the above-mentioned metal such as Al, Mo, and Cu, and the upper layer is formed of the metal such as Ta and W. Since metals such as Ta and W are relatively excellent in etchant resistance as described above,
Even after the subsequent etching process, a gate bus wiring with few defects can be obtained. However, in such a two-layer structure, due to the difference in internal stress generated in the upper layer and the lower layer, there is a new problem that film peeling is likely to occur in a later step.
本発明は上述の問題点を解決するものであり、本発明
の目的は、低抵抗で、しかも、後のエッチング工程に於
いても充分な耐エッチャント性を有する走査線を備えた
アクティブマトリクス表示装置を提供することである。The present invention solves the above-mentioned problems, and an object of the present invention is to provide an active matrix display device having a scanning line having a low resistance and having sufficient etchant resistance even in a subsequent etching process. Is to provide.
(課題を解決するための手段) 本発明のアクティブマトリクス表示装置は、少なくと
も一方が透光性を有する一対の基板と、該基板間に封入
され印加電圧に応答して光学的特性が変調される表示媒
体と、該基板の何れか一方の基板内面にマトリクス状に
配された絵素電極と、該絵素電極に接続されたスイッチ
ング素子と、該スイッチング素子に接続された走査線
と、を有するアクティブマトリクス表示装置であって、
該走査線が、低抵抗金属からなる第1の配線と、耐エッ
チャント性の高い金属からなる第2の配線とを有し、該
第2の配線が該第1の配線の表裏両面及び両側面を囲繞
する形で被覆しており、そのことにより上記目的が達成
される。(Means for Solving the Problems) In an active matrix display device of the present invention, a pair of substrates, at least one of which has a light-transmitting property, is enclosed between the substrates and the optical characteristics are modulated in response to an applied voltage. A display medium, a picture element electrode arranged in a matrix on an inner surface of one of the substrates, a switching element connected to the picture element electrode, and a scanning line connected to the switching element An active matrix display device,
The scanning line has a first wiring made of a low-resistance metal and a second wiring made of a metal having a high etchant resistance, and the second wiring has both front and back surfaces and both side surfaces of the first wiring. Are covered in a manner that surrounds, thereby achieving the above object.
(作用) 耐エッチャント性の高い金属からなる第2の配線が耐
エッチャント性の低い低抵抗金属からなる第1の配線を
被覆する2層構造の走査線としては、一般に、第2の配
線が第1の配線の表面(上面)及び両側面を被覆する構
造のものが用いられる。(Operation) As a scan line having a two-layer structure in which the second wiring made of a metal having high etchant resistance covers the first wiring made of a low resistance metal having low etchant resistance, the second wiring is generally the first wiring. A structure having a structure that covers the surface (upper surface) and both side surfaces of the wiring 1 is used.
ところで、製造工程中の熱処理工程において発生する
熱応力の相違に起因して、上層の第2の配線と下層の第
1の配線とに生じる内部応力は相違する。このため、こ
の内部応力の相違に起因して、上記被覆構造の走査線に
おいては、第2の配線の第1の配線の両側面部を覆う部
分の下面と基板面との間に隙間を生じ、この隙間を介し
てエッチング液が侵入し、耐エッチャント性の低い第1
の配線を侵食する。By the way, due to the difference in thermal stress generated in the heat treatment process in the manufacturing process, the internal stress generated in the upper second wiring and the lower first wiring is different. Therefore, due to the difference in the internal stress, in the scanning line of the covering structure, a gap is generated between the substrate surface and the lower surface of the portion of the second wiring which covers both side surfaces of the first wiring, The etchant penetrates through this gap, and the first etchant has a low etchant resistance.
Erodes the wiring of.
第1の配線が侵食されると、その表面形状が変形する
ため、第2の配線との接合面に隙間を生じる。この結
果、上記の被覆構造においては、膜剥がれを発生し易い
という欠点がある。When the first wiring is eroded, its surface shape is deformed, so that a gap is formed in the joint surface with the second wiring. As a result, the above coating structure has a drawback that film peeling is likely to occur.
膜剥がれが発生すると、絵素欠陥を生じるため、アク
ティブマトリクス表示装置の歩留まりが低下する。When film peeling occurs, a pixel defect occurs, and thus the yield of the active matrix display device decreases.
しかるに、本発明によれば、第1の配線の裏面、即ち
その下面も耐エッチャント性の高い金属からなる第2の
配線によって覆われている。この結果、本発明において
は、第1の配線は基板面から浮いた位置に配置されてい
る。このため、内部応力の相違に起因して、第2の配線
の第1の配線の両側面部を覆う部分の下面と基板面との
間に隙間を生じ、この隙間を介してエッチング液が侵入
してきても、エッチング液が第1の配線に接触すること
がない。However, according to the present invention, the back surface of the first wiring, that is, the lower surface thereof is also covered with the second wiring made of a metal having a high etchant resistance. As a result, in the present invention, the first wiring is arranged at a position floating above the substrate surface. Therefore, due to the difference in internal stress, a gap is created between the substrate surface and the lower surface of the portion of the second wiring that covers both side surfaces of the first wiring, and the etching solution enters through this gap. However, the etching solution does not come into contact with the first wiring.
この結果、本発明によれば、第1の配線がエッチング
液に侵食されることがないので、走査線に膜剥がれを生
じることがない。As a result, according to the present invention, the first wiring is not eroded by the etching solution, and therefore film peeling does not occur on the scanning line.
なお、第1の配線は、例えばAl、Mo、Cu等の金属で形
成され、第2の配線は、例えばTa、W等の金属で形成さ
れる。このような材料で形成することにより、低抵抗
で、しかも、後のエッチング工程においても充分な耐エ
ッチャント性を有する走査線を備えたアクティブマトリ
クス表示装置が得られる。Note that the first wiring is formed of a metal such as Al, Mo, and Cu, and the second wiring is formed of a metal such as Ta and W. By forming with such a material, an active matrix display device having a scan line having low resistance and having sufficient etchant resistance in the subsequent etching step can be obtained.
(実施例) 本発明は実施例について以下に説明する。第1図に、
本発明の表示装置に用いられるアクティブマトリクス基
板の平面図を示す。ゲートバス配線24に直交してソース
バス配線5が設けられ、ゲートバス配線24とソースバス
配線5との交差位置には、後述するゲート絶縁膜11が介
在している。ゲートバス配線24とソースバス配線5との
交差点近傍のゲートバス配線24上には、TFT27が設けら
れている。TFT27のソース電極15とソースバス配線5と
はソース枝配線8によって接続されている。TFT27のド
レイン電極16は絵素電極6に接続されている。(Examples) The present invention will be described below with reference to Examples. In Figure 1,
FIG. 3 is a plan view of an active matrix substrate used in the display device of the present invention. The source bus line 5 is provided orthogonally to the gate bus line 24, and a gate insulating film 11 described later is interposed at the intersection of the gate bus line 24 and the source bus line 5. A TFT 27 is provided on the gate bus line 24 near the intersection of the gate bus line 24 and the source bus line 5. The source electrode 15 of the TFT 27 and the source bus line 5 are connected by a source branch line 8. The drain electrode 16 of the TFT 27 is connected to the pixel electrode 6.
第2図に、第1図の基板を用いた表示装置の第1図に
於けるII−II線に沿った断面図を示す。ガラス基板1上
の全面にベースコート膜2が3000Åの厚さに形成されて
いる。ベースコート膜2にはTa2O5、Al2O5、SiNX(例え
ばSi3N4)等が用いられるが、本実施例ではTa2O5を用い
た。ベースコート膜2上には走査信号を供給するゲート
バス配線24が形成されている。ゲート電極9はゲートバ
ス配線24の一部として形成されている。FIG. 2 is a sectional view taken along line II-II in FIG. 1 of a display device using the substrate of FIG. A base coat film 2 having a thickness of 3000 Å is formed on the entire surface of the glass substrate 1. Although the base coat film 2 Ta 2 O 5, Al 2 O 5, SiN X ( e.g. Si 3 N 4) or the like is used, in the present embodiment using a Ta 2 O 5. A gate bus line 24 for supplying a scanning signal is formed on the base coat film 2. The gate electrode 9 is formed as a part of the gate bus line 24.
本実施例では、ゲートバス配線24は第1の配線25と、
第1の配線25を被覆する第2の配線26とを有している。
第2の配線26は第1の配線25を完全に被覆して形成され
ている。同様に、ゲートバス配線24の一部として形成さ
れたゲート電極9は、第1の電極3と、第1の電極3を
被覆する第2の電極4とを有している。第2の電極4は
第1の電極3を完全に被覆して形成されている。第1の
配線25及び第1の電極3はAl−Siから成り、1500Åの厚
さに形成されている。第2の配線26及び第2の電極4は
Taから成り、第1の配線25及び第1の電極3の上下に於
いて、それぞれ1000Åの厚さに形成されている。In the present embodiment, the gate bus wiring 24 and the first wiring 25 are
It has a second wiring 26 covering the first wiring 25.
The second wiring 26 is formed by completely covering the first wiring 25. Similarly, the gate electrode 9 formed as a part of the gate bus wiring 24 has the first electrode 3 and the second electrode 4 covering the first electrode 3. The second electrode 4 is formed by completely covering the first electrode 3. The first wiring 25 and the first electrode 3 are made of Al-Si and have a thickness of 1500Å. The second wiring 26 and the second electrode 4 are
It is made of Ta and is formed to have a thickness of 1000 Å above and below the first wiring 25 and the first electrode 3, respectively.
第2の配線26及び第2の電極4上には、Ta2O5から成
る陽極酸化膜10が形成されている。陽極酸化膜10はゲー
ト絶縁膜として機能する。陽極酸化膜10上にはSiNXから
成るゲート絶縁膜11が、全面に堆積されている。ゲート
絶縁膜11の厚さとしては1500〜6000Åが適しているが、
本実施例では2000〜3500Åに設定した。An anodic oxide film 10 made of Ta 2 O 5 is formed on the second wiring 26 and the second electrode 4. The anodic oxide film 10 functions as a gate insulating film. A gate insulating film 11 made of SiN X is entirely deposited on the anodic oxide film 10. The thickness of the gate insulating film 11 is preferably 1500 to 6000Å,
In this embodiment, it is set to 2000 to 3500Å.
ゲート電極9上方のゲート絶縁膜11上には、a−Siか
ら成る真性半導体層12が形成されている。更に真性半導
体層12の上には、真性半導体層12の上面を保護するため
に、SiNXから成る半導体層保護膜13が設けられている。
半導体層保護膜13は後のソース電極及びドレイン電極を
形成する工程で、エッチングストッパとして機能する。
真性半導体層12及び半導体層保護膜13の上には、n型a
−Siから成るコンタクト層14、14が形成されている。コ
ンタクト層14、14はソース電極15及びドレイン電極16と
のオーミックコンタクトをとるために設けられている。An intrinsic semiconductor layer 12 made of a-Si is formed on the gate insulating film 11 above the gate electrode 9. Further, a semiconductor layer protective film 13 made of SiN X is provided on the intrinsic semiconductor layer 12 in order to protect the upper surface of the intrinsic semiconductor layer 12.
The semiconductor layer protective film 13 functions as an etching stopper in a later step of forming a source electrode and a drain electrode.
On the intrinsic semiconductor layer 12 and the semiconductor layer protective film 13, an n-type a
Contact layers 14, 14 made of —Si are formed. The contact layers 14 and 14 are provided to make ohmic contact with the source electrode 15 and the drain electrode 16.
ソース電極15及びドレイン電極16には、Al、Mo、Ti、
Ni等の金属が用いられるが、本実施例ではTiが用いら
れ、その厚さは3000Åである。ドレイン電極16にはITO
から成る絵素電極6が接続されている。ソースバス配線
5及びソース支線8は、ソース電極15及びドレイン電極
16と同時に形成される。ソースバス配線5をゲートバス
配線24と同様に2層構造とすることも可能であるが、本
実施例では一層とした。The source electrode 15 and the drain electrode 16 include Al, Mo, Ti,
Although a metal such as Ni is used, Ti is used in this embodiment and its thickness is 3000 Å. ITO on the drain electrode 16
Is connected to the picture element electrode 6. The source bus line 5 and the source branch line 8 are a source electrode 15 and a drain electrode.
Formed at the same time as 16. The source bus line 5 may have a two-layer structure like the gate bus line 24, but the number is one in this embodiment.
TFT27、絵素電極6等が形成された基板1の全面に、S
iNXから成る保護膜17が堆積されている。保護膜17の厚
さとしては2000〜10000Åが適切であるが、本実施例で
は約5000Åとした。保護膜17上には配向膜19が形成され
ている。S is formed on the entire surface of the substrate 1 on which the TFT 27, the pixel electrodes 6 and the like are formed.
A protective film 17 made of iN X is deposited. The suitable thickness of the protective film 17 is 2000 to 10,000 Å, but in this embodiment, it is about 5,000 Å. An alignment film 19 is formed on the protective film 17.
ゲート絶縁膜11及び保護膜17に、上述のSiNX以外のSi
O2、Ta2O5、Al2O5、その他の酸化物、窒化物を用いるこ
ともできる。また、保護膜17は本実施例のように全面に
形成せずに、絵素電極6の中央部で除去した窓あき構造
としてもよい。The gate insulating film 11 and the protective film 17 are formed of Si other than SiN x described above.
O 2 , Ta 2 O 5 , Al 2 O 5 and other oxides and nitrides can also be used. Further, the protective film 17 may not be formed on the entire surface as in the present embodiment, but may have a windowed structure removed at the central portion of the pixel electrode 6.
上述のガラス基板1に対向するガラス基板20上に、カ
ラーフィルタ21、対向電極22、及び配向膜23が順次形成
されている。2つの基板1及び20の間に液晶18が封入さ
れ、アクティブマトリクス表示装置が構成されている。A color filter 21, a counter electrode 22, and an alignment film 23 are sequentially formed on a glass substrate 20 facing the above glass substrate 1. A liquid crystal 18 is enclosed between the two substrates 1 and 20 to form an active matrix display device.
本実施例の表示装置では、ゲートバス配線24がAl−Si
から成る第1の配線25を有しているので、ゲートバス配
線24の抵抗は低減されている。そのため、ゲートバス配
線24の1本当りの書き込み可能な時間内に、充分な電圧
を該ゲートバス配線24上の全てのゲート電極9に印加す
ることができ、前述の信号遅延の問題が解消される。In the display device of the present embodiment, the gate bus wiring 24 is Al-Si.
The resistance of the gate bus wiring 24 is reduced because it has the first wiring 25 consisting of. Therefore, a sufficient voltage can be applied to all the gate electrodes 9 on the gate bus wiring 24 within a writable time per one gate bus wiring 24, and the above-mentioned problem of signal delay is solved. It
また、第1の配線25及び第1の電極3はゲートバス配
線24及びゲート電極9の芯となる部分に形成されてお
り、その周囲にはTa金属から成る第2の配線26及び第2
の電極4が形成されている。そのため、ゲートバス配線
24及びゲート電極9を形成した後の、例えばTFT27の形
成工程に於けるエッチャントによって、第1の配線25及
び第1の電極3がエッチャントに曝されることがない。Further, the first wiring 25 and the first electrode 3 are formed at the cores of the gate bus wiring 24 and the gate electrode 9, and the second wiring 26 and the second wiring 26 made of Ta metal are formed around them.
Electrode 4 is formed. Therefore, gate bus wiring
The first wiring 25 and the first electrode 3 are not exposed to the etchant by the etchant in the step of forming the TFT 27 after the formation of the gate electrode 24 and the gate electrode 9, for example.
また、Ta金属は陽極酸化が可能なので、ゲートバス配
線24及びゲート電極9上に陽極酸化膜10を形成すること
ができる。陽極酸化膜10の形成により、第1の配線25及
び第1の電極3を、更に確実に後工程でのエッチャント
から保護することができる。Further, since Ta metal can be anodized, the anodized film 10 can be formed on the gate bus line 24 and the gate electrode 9. By forming the anodic oxide film 10, the first wiring 25 and the first electrode 3 can be more surely protected from an etchant in a later step.
上記実施例ではアクティブマトリクス表示装置につい
て説明したが、本発明はこれに限定されるものではな
い。また、本実施例ではスイッチング素子としてTFTを
用いた場合について説明したが、本発明は他の例えば、
MIM素子、ダイオード、バリスタ等の素子を用いた表示
装置にも用いることができる。Although the active matrix display device has been described in the above embodiments, the present invention is not limited to this. Further, although the case where the TFT is used as the switching element has been described in the present embodiment, the present invention is not limited to the above.
It can also be used for a display device using elements such as MIM elements, diodes, and varistor.
(発明の効果) 以上の本発明アクティブマトリクス表示装置によれ
ば、走査線が、低抵抗金属からなる第1の配線と、耐エ
ッチャント性の高い金属からなる第2の配線とを有し、
第2の配線が第1の配線の表裏両面及び両側面を囲繞す
る形で被覆する構成になっているので、内部応力の相違
に起因して、第2の配線の第1の配線の両側面部を覆う
部分の下面と基板面との間に隙間を生じ、この隙間を介
してエッチング液が侵入してきても、エッチング液が第
1の配線に接触することがない。(Effect of the Invention) According to the above active matrix display device of the present invention, the scanning line has the first wiring made of a low resistance metal and the second wiring made of a metal having a high etchant resistance,
Since the second wiring covers both the front and back surfaces and both side surfaces of the first wiring in a surrounding form, both side surface portions of the first wiring of the second wiring are caused by the difference in internal stress. A gap is formed between the lower surface of the portion that covers the substrate and the substrate surface, and even if the etching liquid enters through the gap, the etching liquid does not come into contact with the first wiring.
このため、第1の配線がエッチング液に侵食されるこ
とがないので、走査線に膜剥がれを生じることがない。
この結果、アクティブマトリクス表示装置の歩留まりを
向上できるので、表示装置のコストダウンが図れる。For this reason, the first wiring is not eroded by the etching solution, so that the film is not peeled off from the scanning line.
As a result, the yield of the active matrix display device can be improved, and the cost of the display device can be reduced.
また、低抵抗の走査線を実現できるので、表示装置の
大型化、高精細化に対処することができる。In addition, since a scan line having low resistance can be realized, it is possible to cope with an increase in size and definition of a display device.
第1図は本発明の表示装置に用いられるアクティブマト
リクス基板の平面図、第2図は第1図の基板を用いた表
示装置の第1図に於けるII−II線に沿った断面図、第3
図は従来の表示装置に用いられるアクティブマトリクス
基板の平面図、第4図は第3図の基板を用いた表示装置
の第3図に於けるIV−IV線に沿った断面図である。 1,20……ガラス基板、2……ベースコート膜、3……第
1の電極、4……第2の電極、5……ソースバス配線、
6……絵素電極、8……ソース枝配線、9……ゲート電
極、10……陽極酸化膜、11……ゲート絶縁膜、12……真
性半導体層、13……半導体層保護膜、14……コンタクト
層、15……ソース電極、16……ドレイン電極、17……保
護膜、18……液晶、19,23……配向膜、21……カラーフ
ィルタ、22……対向電極、24……ゲートバス配線、25…
…第1の配線、26……第2の配線、27……TFT。1 is a plan view of an active matrix substrate used in the display device of the present invention, and FIG. 2 is a sectional view taken along line II-II in FIG. 1 of the display device using the substrate of FIG. Third
FIG. 4 is a plan view of an active matrix substrate used in a conventional display device, and FIG. 4 is a sectional view taken along line IV-IV in FIG. 3 of the display device using the substrate of FIG. 1,20 ... Glass substrate, 2 ... Base coat film, 3 ... First electrode, 4 ... Second electrode, 5 ... Source bus wiring,
6 ... Pixel electrode, 8 ... Source branch wiring, 9 ... Gate electrode, 10 ... Anodized film, 11 ... Gate insulating film, 12 ... Intrinsic semiconductor layer, 13 ... Semiconductor layer protective film, 14 ...... Contact layer, 15 ...... Source electrode, 16 …… Drain electrode, 17 …… Protective film, 18 …… Liquid crystal, 19,23 …… Alignment film, 21 …… Color filter, 22 …… Counter electrode, 24 ・ ・ ・… Gate bus wiring, 25…
… First wiring, 26 …… Second wiring, 27 …… TFT.
フロントページの続き (72)発明者 宮後 誠 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 広部 俊彦 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 永安 孝好 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平2−184824(JP,A) 特開 昭60−43858(JP,A) 特開 昭61−193128(JP,A) 特開 昭61−173286(JP,A)Front page continued (72) Inventor Makoto Miyago, 22-22 Nagaikecho, Naganocho, Abeno-ku, Osaka-shi, Osaka Prefecture Sharp Corporation (72) Toshihiko Hirobe 22-22, Nagaikecho, Abeno-ku, Osaka-shi, Osaka Prefecture Sharp Corporation ( 72) Inventor Takayoshi Nagayasu 22-22 Nagaike-cho, Abeno-ku, Osaka City, Osaka Prefecture (56) References JP-A-2-184824 (JP, A) JP-A-60-43858 (JP, A) JP 61-193128 (JP, A) JP 61-173286 (JP, A)
Claims (1)
板と、該基板間に封入され印加電圧に応答して光学的特
性が変調される表示媒体と、該基板の何れか一方の基板
内面にマトリクス状に配された絵素電極と、該絵素電極
に接続されたスイッチング素子と、該スイッチング素子
に接続された走査線と、を有するアクティブマトリクス
表示装置であって、 該走査線が、低抵抗金属からなる第1の配線と、耐エッ
チャント性の高い金属からなる第2の配線とを有し、該
第2の配線が該第1の配線の表裏両面及び両側面を囲繞
する形で被覆しているアクティブマトリクス表示装置。1. A pair of substrates, at least one of which has translucency, a display medium which is enclosed between the substrates and whose optical characteristics are modulated in response to an applied voltage, and an inner surface of one of the substrates. An active matrix display device comprising: pixel electrodes arranged in a matrix in a matrix, switching elements connected to the pixel electrodes, and scan lines connected to the switching elements, wherein the scan lines are A first wiring made of a low resistance metal and a second wiring made of a metal having a high etchant resistance, wherein the second wiring surrounds both front and back surfaces and both side surfaces of the first wiring. Coating active matrix display.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20940089A JP2552365B2 (en) | 1989-08-11 | 1989-08-11 | Active matrix display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20940089A JP2552365B2 (en) | 1989-08-11 | 1989-08-11 | Active matrix display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372318A JPH0372318A (en) | 1991-03-27 |
| JP2552365B2 true JP2552365B2 (en) | 1996-11-13 |
Family
ID=16572268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20940089A Expired - Fee Related JP2552365B2 (en) | 1989-08-11 | 1989-08-11 | Active matrix display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552365B2 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043858A (en) * | 1983-08-22 | 1985-03-08 | Toshiba Corp | Manufacture of semiconductor device |
| JPH0812539B2 (en) * | 1985-01-29 | 1996-02-07 | 株式会社東芝 | Display device and manufacturing method thereof |
| JPS61193128A (en) * | 1985-02-21 | 1986-08-27 | Mitsubishi Electric Corp | Matrix type display device |
| JPH07113726B2 (en) * | 1989-01-10 | 1995-12-06 | 富士通株式会社 | Method of manufacturing thin film transistor matrix |
-
1989
- 1989-08-11 JP JP20940089A patent/JP2552365B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0372318A (en) | 1991-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5036370A (en) | Thin film semiconductor array device | |
| US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| US6614500B2 (en) | Liquid crystal display having a dummy source pad and method for manufacturing the same | |
| JP2963529B2 (en) | Active matrix display device | |
| US6190934B1 (en) | Liquid crystal display device and a method for manufacturing the same | |
| JPH10319431A (en) | Thin film transistor array substrate | |
| JPH0426084B2 (en) | ||
| JP3222762B2 (en) | Active matrix substrate and manufacturing method thereof | |
| KR20010082837A (en) | Liquid Crystal Display Device And Method for Fabricating the same | |
| JPH06186588A (en) | Liquid crystal display device | |
| JP2800958B2 (en) | Active matrix substrate | |
| JP2552365B2 (en) | Active matrix display | |
| JP2661163B2 (en) | TFT panel | |
| JPH0820643B2 (en) | Active matrix display | |
| JP3514997B2 (en) | Method for manufacturing liquid crystal display device and method for manufacturing active matrix substrate | |
| JPH03105325A (en) | Active matrix display device | |
| JPH06268222A (en) | Liquid crystal display device and manufacture thereof | |
| JPH06250224A (en) | Liquid crystal display device | |
| JPH08110528A (en) | Active matrix panel and manufacturing method thereof | |
| JP2568654B2 (en) | Active matrix substrate | |
| JP2895698B2 (en) | Active matrix substrate | |
| JP2768590B2 (en) | Active matrix substrate | |
| JPH03145627A (en) | Thin film transistor array | |
| JPH11271808A (en) | Array substrate for display device, flat display device provided with this array substrate, and method of manufacturing this array substrate | |
| JPS63202720A (en) | Production of liquid crystal display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |