JP2553693B2 - Clamp circuit - Google Patents
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は映像信号処理などに適用されるクランプ回路
に関するものである。TECHNICAL FIELD The present invention relates to a clamp circuit applied to video signal processing and the like.
従来の技術 近年、電気機器等に関して、映像信号処理手段等の質
の向上に対する要望が高まっており、それにともない映
像信号のクランプ回路に対する規格も、きびしくなって
いる。2. Description of the Related Art In recent years, with respect to electrical equipment and the like, there is an increasing demand for improvement in the quality of video signal processing means and the like, and the standard for video signal clamp circuits has become stricter accordingly.
以下に従来のクランプ回路について説明する。 The conventional clamp circuit will be described below.
第３図は、従来のクランプ回路の構成図であり、11,1
2,15は抵抗、14はコンデンサ、13はトランジスタ、17は
信号処理部である。FIG. 3 is a block diagram of a conventional clamp circuit.
2, 15 are resistors, 14 are capacitors, 13 are transistors, and 17 is a signal processing unit.
以上のように構成されたクランプ回路について、以下
その動作を説明する。入力端子16より、第２図のような
映像信号が入力されると、同期信号時にトランジスタ13
がオンし、そのエミッタ電位によって、直流電圧がクラ
ンプされる。The operation of the clamp circuit configured as above will be described below. When a video signal as shown in FIG. 2 is input from the input terminal 16, the transistor 13 is activated during the synchronization signal.
Turns on, and its emitter potential clamps the DC voltage.
発明が解決しようとする課題 しかしながら上記従来の構成では、同期信号時以外で
は、トランジスタ13がオフし、その時、電流源18にはコ
ンデンサ14を介して入力端子16より流れる。逆に同期信
号時には、トランジスタ13のエミッタより、コンデンサ
14を介して入力端子16に流れる。この電流は、入力信号
のもつインピーダンスに相当する抵抗15にも流れるた
め、ここで電圧降下を生じる。その結果、入力信号に対
し、同期信号時は直流電圧が高く、それ以外は、低く信
号処理部に伝えられる。そして、同期信号部は、それ以
外の時の10数分の１の時間なので、電流量は、同時信号
時以外の10数倍であり、同期信号時が最も抵抗15の電圧
降下が大きく、結果として同期信号の歪みが大きくなる
という問題点を有していた。However, in the above-described conventional configuration, the transistor 13 is turned off except when the synchronizing signal is applied, and at that time, the current source 18 flows from the input terminal 16 through the capacitor 14. On the other hand, when the sync signal is applied, the capacitor from the emitter of the transistor 13
It flows to the input terminal 16 via 14. This current also flows through the resistor 15 corresponding to the impedance of the input signal, causing a voltage drop here. As a result, the DC voltage is high with respect to the input signal at the time of the synchronizing signal and low at other times, and is transmitted to the signal processing unit. Since the sync signal part is one tenth of the time at other times, the current amount is ten times more than that at the time of the simultaneous signal, and the voltage drop of the resistor 15 is the largest at the sync signal. However, there is a problem that the distortion of the synchronization signal becomes large.
本発明は、上記従来の問題点を解決するもので、同期
信号時においても、歪みのない信号を信号処理部へ伝え
ることのできるクランプ回路を提供することを目的とす
る。The present invention solves the above-mentioned conventional problems, and an object of the present invention is to provide a clamp circuit capable of transmitting a signal without distortion to a signal processing unit even at the time of a synchronizing signal.
課題を解決するための手段 この目的を達成するために本発明のクランプ回路は、
電源の一端と他端との間に直列接続された第1,第2,第３
の抵抗（2,3,4）と、前記第1,第２の抵抗（2,3）の中間
接続点にコレクタを接続し前記第2,第３の抵抗（3,4）
の中間接続点にベースを接続したトランジスタ（５）
と、前記トランジスタのエミッタに入力端を接続した後
段の信号処理部（９）とを備え、第４の抵抗（７）とコ
ンデンサ（６）との直列回路を介して前記トランジスタ
のエミッタに同期信号を含む入力信号が入力される構成
を有している。In order to achieve this object, the clamp circuit of the present invention is
1st, 2nd, 3rd connected in series between one end and the other end of the power supply
The collector is connected to the intermediate connection point between the resistor (2,3,4) and the first and second resistors (2,3), and the second and third resistors (3,4) are connected.
Transistor whose base is connected to the intermediate connection point (5)
And a signal processing unit (9) at a subsequent stage in which an input terminal is connected to an emitter of the transistor, and a synchronization signal is sent to the emitter of the transistor via a series circuit of a fourth resistor (7) and a capacitor (6). The input signal including is input.
作用 この構成によって、入力信号に含まれた同期信号をク
ランプしても、クランプ動作による波形の歪は無くな
り、歪のない同期信号を得ることができる。Operation With this configuration, even if the sync signal included in the input signal is clamped, the waveform distortion due to the clamp operation is eliminated, and a sync signal without distortion can be obtained.
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。Embodiment One embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例におけるクランプ回路の構
成図を示すものである。第１図において2,3,4,7は抵
抗、５はトランジスタ、６はコンデンサ、９は信号処理
部である。FIG. 1 shows a block diagram of a clamp circuit in an embodiment of the present invention. In FIG. 1, 2, 3, 4, and 7 are resistors, 5 is a transistor, 6 is a capacitor, and 9 is a signal processing unit.
以上のように構成された本実施例のクランプ回路につ
いて、以下その動作の説明する。入力端子８より、映像
信号が入力される時、同期信号以外では、トランジスタ
５はオフしており、その時、電流源10の電流は、コンデ
ンサ６を介して、入力端子８より流れる。そして、同期
信号時は、トランジスタ５がオンし、そのエミッタより
コンデンサ６を介して入力端子８へ流れる。そしてその
電流値は時間の関係で、電流源10の電流の10数倍であ
る。The operation of the clamp circuit of the present embodiment configured as described above will be described below. When a video signal is input from the input terminal 8, the transistor 5 is off except for the synchronization signal, and at that time, the current of the current source 10 flows from the input terminal 8 via the capacitor 6. Then, at the time of the synchronization signal, the transistor 5 is turned on and flows from the emitter thereof to the input terminal 8 via the capacitor 6. The current value thereof is ten times the current of the current source 10 in relation to time.
この時、トランジスタ５のコレクタをバイアス回路の
抵抗２と３の間に接続しているため、トランジスタ５の
エミッタより流れる電流は、ほとんど電源電圧端子１よ
り抵抗２を通りコレクタへ流れる。つまり、トランジス
タ５のベース電位が、同期信号入力時に（コレクタ電
流）×（抵抗２）の分だけ電位が下がり、それがそのま
ま信号処理部へ伝えられる。この（コレクタ電流）×
（抵抗２）の電圧降下を（エミッタ電流）×（抵抗７）
の電圧降下と一致させることにより、同期信号の歪みを
無くすることができる。コレクタ電流と、エミッタ電流
にほとんど等しいので抵抗２と７の値を同じにすれば、
同期信号の歪みを無くすることができるし、また、後段
の信号処理部で同期信号が歪む場合には、抵抗２の値に
よって、それを補正することも可能である。At this time, since the collector of the transistor 5 is connected between the resistors 2 and 3 of the bias circuit, most of the current flowing from the emitter of the transistor 5 flows from the power supply voltage terminal 1 through the resistor 2 to the collector. That is, the base potential of the transistor 5 is lowered by (collector current) × (resistor 2) when the synchronizing signal is input, and the potential is directly transmitted to the signal processing unit. This (collector current) ×
The voltage drop across (resistor 2) is (emitter current) x (resistor 7)
The distortion of the synchronizing signal can be eliminated by matching with the voltage drop of. Since the collector current and the emitter current are almost equal, if the values of resistors 2 and 7 are the same,
The distortion of the synchronization signal can be eliminated, and when the synchronization signal is distorted in the signal processing unit in the subsequent stage, it can be corrected by the value of the resistor 2.
なお、本実施例では、トランジスタ５またはNPNトラ
ンジスタを使用したが、これはPNPトランジスタを使用
しても良い。Although the transistor 5 or the NPN transistor is used in this embodiment, a PNP transistor may be used instead.
発明の効果 本発明によれば、バイアス回路を成す第1,第２の抵抗
の中間接続点にクランプ用トランジスタのコレクタを接
続することにより、同期信号をクランプする時の歪を無
くすことができるという格別の効果を奏する。EFFECTS OF THE INVENTION According to the present invention, by connecting the collector of the clamping transistor to the intermediate connection point of the first and second resistors that form the bias circuit, it is possible to eliminate distortion when clamping the synchronization signal. It produces a special effect.
第１図は本発明の一実施例におけるクランプ回路の構成
図、第２図は映像信号の波形の一例を示す図、第３図は
従来のクランプ回路の構成図である。 １……電源電圧端子、2,3,4,7……抵抗、５……トラン
ジスタ、６……コンデンサ、８……入力端子、９……信
号処理部、10……電流源、19……電源電圧端子、11,12,
15……抵抗、13……トランジスタ、14……コンデンサ、
16……入力端子、17……信号処理部、18……電流源。FIG. 1 is a configuration diagram of a clamp circuit in an embodiment of the present invention, FIG. 2 is a diagram showing an example of a waveform of a video signal, and FIG. 3 is a configuration diagram of a conventional clamp circuit. 1 ... Power supply voltage terminal, 2, 3, 4, 7 ... Resistance, 5 ... Transistor, 6 ... Capacitor, 8 ... Input terminal, 9 ... Signal processing unit, 10 ... Current source, 19 ... Power voltage terminal, 11,12,
15 …… resistor, 13 …… transistor, 14 …… capacitor,
16 …… Input terminal, 17 …… Signal processor, 18 …… Current source.
Claims (1)
第1,第2,第３の抵抗と、前記第1,第２の抵抗の中間接続
点にコレクタを接続し前記第2,第３の抵抗の中間接続点
にベースを接続したトランジスタと、 前記トランジスタのエミッタに入力端を接続した後段の
信号処理部とを備え、第４の抵抗とコンデンサとの直列
回路を介して前記トランジスタのエミッタに同期信号を
含む入力信号が入力されることを特徴とするクランプ回
路。1. A collector is connected to an intermediate connection point between the first, second, and third resistors connected in series between one end and the other end of a power source, and the first and second resistors. A transistor having a base connected to an intermediate connection point between the second and third resistors, and a signal processing unit at a subsequent stage in which an input terminal is connected to an emitter of the transistor is provided, and a fourth resistor and a capacitor are connected through a series circuit. A clamp circuit, wherein an input signal including a synchronization signal is input to the emitter of the transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057027A JP2553693B2 (en) | 1989-03-09 | 1989-03-09 | Clamp circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057027A JP2553693B2 (en) | 1989-03-09 | 1989-03-09 | Clamp circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237272A JPH02237272A (en) | 1990-09-19 |
| JP2553693B2 true JP2553693B2 (en) | 1996-11-13 |
Family
ID=13043950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057027A Expired - Lifetime JP2553693B2 (en) | 1989-03-09 | 1989-03-09 | Clamp circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553693B2 (en) |
-
1989
- 1989-03-09 JP JP1057027A patent/JP2553693B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02237272A (en) | 1990-09-19 |
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