JP2553836B2 - 自己訂正半導体メモリ - Google Patents
自己訂正半導体メモリInfo
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Description
【発明の詳細な説明】 〔発明の概要〕 自己訂正メモリに、各ワード線により選択される欠陥
救済用の複数の余剰セルと、余剰セルと情報のやりとり
を行う余剰ビット線と、欠陥コラムアドレスをプログラ
ムできる余剰コラムデコーダと、欠陥コラムアドレスに
相当するビット線をパリテイチエツクを行う手段から切
離し且つ“High"（or“Low"）固定レベルをパリテイチ
エツクを行う手段に入力する欠陥分離回路と、欠陥コラ
ムアドレスが属する水平群あるいは垂直群が活性化され
たときのみ余剰ビット線情報が入力された１入力パリテ
イ回路が縦続接続された複数の１入力パリテイ回路に直
列に接続される余剰データ接続回路を付加することによ
り、製造時のテストにより判明した欠陥をビツト線対応
で余剰ビツト線に切替えた後でも誤り訂正機能を有し、
製造時の歩留りの向上と使用時の信頼度の向上を同時に
満足できる自己訂正半導体メモリ。
救済用の複数の余剰セルと、余剰セルと情報のやりとり
を行う余剰ビット線と、欠陥コラムアドレスをプログラ
ムできる余剰コラムデコーダと、欠陥コラムアドレスに
相当するビット線をパリテイチエツクを行う手段から切
離し且つ“High"（or“Low"）固定レベルをパリテイチ
エツクを行う手段に入力する欠陥分離回路と、欠陥コラ
ムアドレスが属する水平群あるいは垂直群が活性化され
たときのみ余剰ビット線情報が入力された１入力パリテ
イ回路が縦続接続された複数の１入力パリテイ回路に直
列に接続される余剰データ接続回路を付加することによ
り、製造時のテストにより判明した欠陥をビツト線対応
で余剰ビツト線に切替えた後でも誤り訂正機能を有し、
製造時の歩留りの向上と使用時の信頼度の向上を同時に
満足できる自己訂正半導体メモリ。
本発明はビツト誤りをメモリ内で自動的に訂正する自
己訂正機能を有する半導体メモリに関し、特に製造時等
のハードエラーを余剰ラインに置換でき且つ使用時に発
生するビツト誤りを訂正できる冗長構成を有する自己訂
正半導体メモリに関するものである。
己訂正機能を有する半導体メモリに関し、特に製造時等
のハードエラーを余剰ラインに置換でき且つ使用時に発
生するビツト誤りを訂正できる冗長構成を有する自己訂
正半導体メモリに関するものである。
ビツト誤りをメモリ内で自動的に訂正する自己訂正機
能を有する半導体メモリ（自己訂正メモリと呼ぶ。）と
しては、水平垂直パリテイ符号を１本のワード線に接続
する複数のメモリセルに適用させた半導体記憶装置の基
本構成（特願昭56−37223号，特開昭57−152597号公
報）および自己訂正のための付加回路規模を低減しかつ
高速な誤り訂正動作を可能とする改良構成（特願昭59−
86930号，特開昭 − を提案している。こ
の改良構成例を第７図に、また訂正原理を第８図に示
す。ここで、１はメモリセル、２はメモリセル情報の検
査情報を貯えるパリテイセル、３はワード線、４はビツ
ト線、５はパリテイセル用のパリテイビツト線、６はセ
ルアレイ、７はワードドライバを含むロウデコーダ、８
はマルチプレクサ、9,10は選択スイツチ、11は二つの基
準電圧“H",“L"を伝達する経路が入力情報によりスイ
ツチする１入力パリテイ回路、12は選択スイツチ９を含
む水平群パリテイチエツク回路、13は選択スイツチ10を
含む垂直群パリテイチエツク回路要素、14−１は上位コ
ラムデコーダ、14−２は下位コラムデコーダ、15−１は
上位コラムアドレス、15−２は下位コラムアドレス、16
は訂正後のデータ出力端子、17は一つの水平群、18は一
つの垂直群を示しており、INV1はインバータ、AND1は論
理積ゲート、EOR1は排他的論理和ゲートをそれぞれ示し
ている。
能を有する半導体メモリ（自己訂正メモリと呼ぶ。）と
しては、水平垂直パリテイ符号を１本のワード線に接続
する複数のメモリセルに適用させた半導体記憶装置の基
本構成（特願昭56−37223号，特開昭57−152597号公
報）および自己訂正のための付加回路規模を低減しかつ
高速な誤り訂正動作を可能とする改良構成（特願昭59−
86930号，特開昭 − を提案している。こ
の改良構成例を第７図に、また訂正原理を第８図に示
す。ここで、１はメモリセル、２はメモリセル情報の検
査情報を貯えるパリテイセル、３はワード線、４はビツ
ト線、５はパリテイセル用のパリテイビツト線、６はセ
ルアレイ、７はワードドライバを含むロウデコーダ、８
はマルチプレクサ、9,10は選択スイツチ、11は二つの基
準電圧“H",“L"を伝達する経路が入力情報によりスイ
ツチする１入力パリテイ回路、12は選択スイツチ９を含
む水平群パリテイチエツク回路、13は選択スイツチ10を
含む垂直群パリテイチエツク回路要素、14−１は上位コ
ラムデコーダ、14−２は下位コラムデコーダ、15−１は
上位コラムアドレス、15−２は下位コラムアドレス、16
は訂正後のデータ出力端子、17は一つの水平群、18は一
つの垂直群を示しており、INV1はインバータ、AND1は論
理積ゲート、EOR1は排他的論理和ゲートをそれぞれ示し
ている。
まず訂正原理について、第８図を用いて説明する。９
個のメモリセル１に対し７個のパリテイセル２を用意し
（N2個のメモリセルに対して（2N＋１）個のパリテイセ
ル）、各水平群および各垂直群で偶数パリテイが成立す
るようにパリテイセル情報を各パリテイセルに記憶させ
る。この状態で、例えば第８図中に示す17の水平群と18
の垂直群のパリテイを調べ、共にパリテイ結果が“1"、
即ちパリテイエラーが発生したとすると、これは17の水
平群と18の垂直群の交点に位置するメモリセル情報の誤
りを意味するもので、この情報を反転することによりビ
ツト誤りを訂正することができる。これらの計16個のセ
ルを第８図右に示す１本のワード線３に接続させ、訂正
対象メモリセル情報が属する一つの水平群および一つの
垂直群をコラムデコード信号を用いて選択し、それぞれ
のパリテイチエツクを行い、その結果を用いて訂正対象
のメモリセル情報を訂正することにより、第７図に示す
ような自己訂正メモリを実現することができる。
個のメモリセル１に対し７個のパリテイセル２を用意し
（N2個のメモリセルに対して（2N＋１）個のパリテイセ
ル）、各水平群および各垂直群で偶数パリテイが成立す
るようにパリテイセル情報を各パリテイセルに記憶させ
る。この状態で、例えば第８図中に示す17の水平群と18
の垂直群のパリテイを調べ、共にパリテイ結果が“1"、
即ちパリテイエラーが発生したとすると、これは17の水
平群と18の垂直群の交点に位置するメモリセル情報の誤
りを意味するもので、この情報を反転することによりビ
ツト誤りを訂正することができる。これらの計16個のセ
ルを第８図右に示す１本のワード線３に接続させ、訂正
対象メモリセル情報が属する一つの水平群および一つの
垂直群をコラムデコード信号を用いて選択し、それぞれ
のパリテイチエツクを行い、その結果を用いて訂正対象
のメモリセル情報を訂正することにより、第７図に示す
ような自己訂正メモリを実現することができる。
本改良構成では、11で示す１入力パリテイ回路、即ち
ノードN1,N2とノードN3,N4との接続関係を入力信号およ
びその相補信号でトランジスタQ1,Q2,Q3,Q4を用いて交
換する回路を縦続接続させ、且つこれらの回路をビツト
線上に配置することにより、一つの水平群および垂直群
を選択するセレクタとそれぞれの群のパリテイチエツク
を行うためのパリテイチエツク回路を一体化させること
ができ、小規模化および回路動作の高速化を達成してい
る。なお、本構成でコラムデコーダが２分されているの
は、上位コラムアドレス（２ビツト）15−１が入力され
る上記コラムデコーダ14−１で水平群の選択を、下位コ
ラムアドレス（２ビツト）15−２が入力される下位コラ
ムデコーダ14−２で垂直群の選択をそれぞれ行うためで
ある。
ノードN1,N2とノードN3,N4との接続関係を入力信号およ
びその相補信号でトランジスタQ1,Q2,Q3,Q4を用いて交
換する回路を縦続接続させ、且つこれらの回路をビツト
線上に配置することにより、一つの水平群および垂直群
を選択するセレクタとそれぞれの群のパリテイチエツク
を行うためのパリテイチエツク回路を一体化させること
ができ、小規模化および回路動作の高速化を達成してい
る。なお、本構成でコラムデコーダが２分されているの
は、上位コラムアドレス（２ビツト）15−１が入力され
る上記コラムデコーダ14−１で水平群の選択を、下位コ
ラムアドレス（２ビツト）15−２が入力される下位コラ
ムデコーダ14−２で垂直群の選択をそれぞれ行うためで
ある。
上述したこの種の自己訂正メモリに、従来より良く用
いられている製造歩留りの向上をねらつた欠陥救済用余
剰ラインによる冗長構成の導入を図る場合、余剰ワード
線の場合は、同一ワード線のセル情報に誤り訂正符号を
適用することから何ら支障をきたすことなく導入を図る
ことが可能であるが、余剰ビツト線の場合は、水平群お
よび垂直群の選択時における欠陥ビツト線と余剰ビツト
線との置換方法が未だ存在せず、誤り訂正機能を実現で
きないことから余剰ビツト線の導入が不可能であり、製
造時の欠陥を救済する余剰ビツト線を含む自己訂正メモ
リを構成することができないという欠点が存在してい
た。
いられている製造歩留りの向上をねらつた欠陥救済用余
剰ラインによる冗長構成の導入を図る場合、余剰ワード
線の場合は、同一ワード線のセル情報に誤り訂正符号を
適用することから何ら支障をきたすことなく導入を図る
ことが可能であるが、余剰ビツト線の場合は、水平群お
よび垂直群の選択時における欠陥ビツト線と余剰ビツト
線との置換方法が未だ存在せず、誤り訂正機能を実現で
きないことから余剰ビツト線の導入が不可能であり、製
造時の欠陥を救済する余剰ビツト線を含む自己訂正メモ
リを構成することができないという欠点が存在してい
た。
本発明は従来の問題点を解決するため、従来の自己訂
正機能を有する半導体記憶装置に、各ワード線により選
択される欠陥救済用の複数の余剰セルと、余剰セルと情
報のやりとりを行う余剰ビツト線と、欠陥コラムアドレ
スをプログラムできる余剰コラムデコーダと、欠陥コラ
ムアドレスに相当するビツト線をパリテイチエツクを行
う手段から切離し且つ“High"（or“Low"）固定レベル
をパリテイチエツクを行う手段に入力する欠陥分離回路
と、欠陥コラムアドレスが属する水平群あるいは垂直群
が活性化されたときのみ余剰ビツト線情報が入力された
１入力パリテイ回路が縦続接続された複数の１入力パリ
テイ回路に直列に接続される余剰データ接続回路を付加
することを特徴としている。
正機能を有する半導体記憶装置に、各ワード線により選
択される欠陥救済用の複数の余剰セルと、余剰セルと情
報のやりとりを行う余剰ビツト線と、欠陥コラムアドレ
スをプログラムできる余剰コラムデコーダと、欠陥コラ
ムアドレスに相当するビツト線をパリテイチエツクを行
う手段から切離し且つ“High"（or“Low"）固定レベル
をパリテイチエツクを行う手段に入力する欠陥分離回路
と、欠陥コラムアドレスが属する水平群あるいは垂直群
が活性化されたときのみ余剰ビツト線情報が入力された
１入力パリテイ回路が縦続接続された複数の１入力パリ
テイ回路に直列に接続される余剰データ接続回路を付加
することを特徴としている。
本発明は、欠陥ビツト線と置換した余剰ビツト線を含
む全ビツト線で新たに水平群および垂直群を選択できる
構成を実現することにより、従来の欠陥救済用余剰ビツ
ト線を自己訂正メモリに導入し、且つ欠陥救済後も欠陥
救済前と全く同様にメモリ内で発生するビツト誤りを訂
正することができるので、製造歩留りの向上と信頼性の
向上を同時に実現でき、冗長構成技術が必須でかつ低ソ
フトエラー率を達成しなければならない超大容量半導体
メモリへの適用が可能となる。以下図面により詳細に説
明する。
む全ビツト線で新たに水平群および垂直群を選択できる
構成を実現することにより、従来の欠陥救済用余剰ビツ
ト線を自己訂正メモリに導入し、且つ欠陥救済後も欠陥
救済前と全く同様にメモリ内で発生するビツト誤りを訂
正することができるので、製造歩留りの向上と信頼性の
向上を同時に実現でき、冗長構成技術が必須でかつ低ソ
フトエラー率を達成しなければならない超大容量半導体
メモリへの適用が可能となる。以下図面により詳細に説
明する。
第１図は本発明の実施例であり、１〜16の各番号およ
びAND1,EOR1は先に説明した第７図の構成要素と同じで
ある。19は余剰セル、20は余剰セルと情報のやりとりを
行う余剰ビツト線、21は余剰セルアレイ、22は後述する
欠陥分離回路でヒユーズ等の溶断により入出力が分離さ
れ出力端子に“High"または“Low"固定レベルを供給す
る回路、23−１は欠陥コラムアドレスの上位アドレスを
プログラムできる余剰上位コラムデコーダ、23−２は欠
陥コラムアドレスの下位アドレスをプログラムできる余
剰下位コラムデコーダ、30,30′余剰上位コラムデコー
ダ23−１あるいは余剰下位コラムデコーダ23−２が活性
化された場合のみ、20で示す余剰ビツト線の情報が入力
される１入力パリテイ回路11が本体系の多段接続された
複数の１入力パリテイ回路に直列に接続される余剰デー
タ接続回路を示しており、INV2,INV3,INV4はインバー
タ、AND2は論理和ゲートをそれぞれ示している。
びAND1,EOR1は先に説明した第７図の構成要素と同じで
ある。19は余剰セル、20は余剰セルと情報のやりとりを
行う余剰ビツト線、21は余剰セルアレイ、22は後述する
欠陥分離回路でヒユーズ等の溶断により入出力が分離さ
れ出力端子に“High"または“Low"固定レベルを供給す
る回路、23−１は欠陥コラムアドレスの上位アドレスを
プログラムできる余剰上位コラムデコーダ、23−２は欠
陥コラムアドレスの下位アドレスをプログラムできる余
剰下位コラムデコーダ、30,30′余剰上位コラムデコー
ダ23−１あるいは余剰下位コラムデコーダ23−２が活性
化された場合のみ、20で示す余剰ビツト線の情報が入力
される１入力パリテイ回路11が本体系の多段接続された
複数の１入力パリテイ回路に直列に接続される余剰デー
タ接続回路を示しており、INV2,INV3,INV4はインバー
タ、AND2は論理和ゲートをそれぞれ示している。
次にこの実施例の動作について説明する。まずあるコ
ラムアドレス内の１個あるいは複数個のセル、またはビ
ツト線に欠陥が存在している場合、そのコラムアドレス
に属する22の欠陥分離回路を活性化させ、即ちレーザあ
るいは電気的にヒユーズを溶断させることにより当該回
路の出力に例えば“High"固定レベルを供給するように
する。欠陥分離回路22の一例を第２図に示す。24はヒユ
ーズ素子を示しており、通常はノードN20を“Low"レベ
ルに抑えることによりトランジスタQ5をオフ状態にし、
IN1の入力信号をそのままOUT1の出力信号として伝達さ
せ、活性化時には二つのヒユーズを溶断することにより
IN1とOUT1を切離し、かつQ5をオン状態にさせることに
よりOUT1に“High"固定レベルを供給する。なお、ここ
でVcc,V′ccは“High"レベル電源、Vssは“Low"レベル
電源を意味し、OUT1にVssによる“Low"固定レベルを供
給した場合も、１入力パリテイ回路の相補入力の接続を
交換するのみで全く同様に行うことができる。
ラムアドレス内の１個あるいは複数個のセル、またはビ
ツト線に欠陥が存在している場合、そのコラムアドレス
に属する22の欠陥分離回路を活性化させ、即ちレーザあ
るいは電気的にヒユーズを溶断させることにより当該回
路の出力に例えば“High"固定レベルを供給するように
する。欠陥分離回路22の一例を第２図に示す。24はヒユ
ーズ素子を示しており、通常はノードN20を“Low"レベ
ルに抑えることによりトランジスタQ5をオフ状態にし、
IN1の入力信号をそのままOUT1の出力信号として伝達さ
せ、活性化時には二つのヒユーズを溶断することにより
IN1とOUT1を切離し、かつQ5をオン状態にさせることに
よりOUT1に“High"固定レベルを供給する。なお、ここ
でVcc,V′ccは“High"レベル電源、Vssは“Low"レベル
電源を意味し、OUT1にVssによる“Low"固定レベルを供
給した場合も、１入力パリテイ回路の相補入力の接続を
交換するのみで全く同様に行うことができる。
この欠陥分離回路22の活性化と共に、23−1,23−２で
示す余剰上位コラムデコーダ，余剰下位コラムデコーダ
に欠陥コラムアドレスをプログラムする余剰上位（下
位）コラムデコーダの一例を第３図に示す。各コラムア
ドレス対応に相補信号が入力されているどちらかのヒユ
ーズ素子24を欠陥コラムアドレスに従い切断することに
より、欠陥上位（下位）コラムアドレスを余剰上位（下
位）コラムデコーダ23−１（23−２）に登録する。これ
により、基準信号▲▼によりプリチヤージされた
出力端子RDOUTは、入力された上位（下位）コラムアド
レスと欠陥上位（下位）コラムアドレスが一致しときに
のみ“High"レベルを保持することになる。
示す余剰上位コラムデコーダ，余剰下位コラムデコーダ
に欠陥コラムアドレスをプログラムする余剰上位（下
位）コラムデコーダの一例を第３図に示す。各コラムア
ドレス対応に相補信号が入力されているどちらかのヒユ
ーズ素子24を欠陥コラムアドレスに従い切断することに
より、欠陥上位（下位）コラムアドレスを余剰上位（下
位）コラムデコーダ23−１（23−２）に登録する。これ
により、基準信号▲▼によりプリチヤージされた
出力端子RDOUTは、入力された上位（下位）コラムアド
レスと欠陥上位（下位）コラムアドレスが一致しときに
のみ“High"レベルを保持することになる。
以上のように欠陥分離回路の活性化および余剰上位
（下位）コラムデコーダへの欠陥アドレスの登録後のメ
モリ動作並びに訂正動作を次に説明する。
（下位）コラムデコーダへの欠陥アドレスの登録後のメ
モリ動作並びに訂正動作を次に説明する。
第１の場合は、欠陥コラムアドレスが入力された場合
である。この場合、9,10の選択スイッチにより12,13の
水平群、垂直群パリテイチエツク回路に欠陥コラムアド
レスに対応するビツト線が接続されるが、22の欠陥分離
回路の活性化により、当該の11で示す１入力パリテイ回
路はスルーで二つの基準電圧が伝達され、パリテイチエ
ツクの対象からはずされる。一方、23−1,23−１の余剰
上位コラムデコーダ，余剰下位コラムデコーダはともに
選択されるので、ノードN16,N17が“High"レベルにな
り、その結果30,30′の余剰データ接続回路が活性化さ
れ、余剰ビツト線情報が水平群および垂直群に取り込ま
れ、各々でパリテイチエツクが行われる。従つて、ノー
ドN10には余剰ビツト線情報に対する訂正信号が得られ
る。一方、AND2によりノードN18が“High"レベルとな
り、マルチプレクサ８で得られた欠陥ビツト線情報の代
りに余剰ビツト線20の情報がノードN19に伝達される。
従つて、欠陥セルを含む欠陥ビツト線と置換した余剰ビ
ツト線に接続された余剰セルの情報が検査され、誤りが
あれば訂正してEOR1を介してデータ出力端子16から出力
されることになる。
である。この場合、9,10の選択スイッチにより12,13の
水平群、垂直群パリテイチエツク回路に欠陥コラムアド
レスに対応するビツト線が接続されるが、22の欠陥分離
回路の活性化により、当該の11で示す１入力パリテイ回
路はスルーで二つの基準電圧が伝達され、パリテイチエ
ツクの対象からはずされる。一方、23−1,23−１の余剰
上位コラムデコーダ，余剰下位コラムデコーダはともに
選択されるので、ノードN16,N17が“High"レベルにな
り、その結果30,30′の余剰データ接続回路が活性化さ
れ、余剰ビツト線情報が水平群および垂直群に取り込ま
れ、各々でパリテイチエツクが行われる。従つて、ノー
ドN10には余剰ビツト線情報に対する訂正信号が得られ
る。一方、AND2によりノードN18が“High"レベルとな
り、マルチプレクサ８で得られた欠陥ビツト線情報の代
りに余剰ビツト線20の情報がノードN19に伝達される。
従つて、欠陥セルを含む欠陥ビツト線と置換した余剰ビ
ツト線に接続された余剰セルの情報が検査され、誤りが
あれば訂正してEOR1を介してデータ出力端子16から出力
されることになる。
第２の場合は、上記コラムアドレスのみが欠陥上位コ
ラムアドレスと一致するコラムアドレスが入力された場
合である。この場合、10の選択スイツチで選択される垂
直群内には欠陥コラムアドレスに対応するビツト線が含
まれず、また23−２の余剰下位コラムデコーダが選択さ
れないので30′の余剰データ接続回路が活性化されず、
従来と同様のパリテイチエツクが行われる。一方、９の
選択スイツチで選択される水平群内には欠陥コラムアド
レスに対応するビツト線が含まれるが、22の当該欠陥分
離回路の活性化により、このビツト線情報はパリテイチ
エツクの対象からはずされる。一方、23−１の余剰上位
コラムデコーダが選択されるので、30の余剰データ接続
回路の活性化により、選択された水平群のパリテイチエ
ツクが余剰ビツト線情報を含めて行われる。またこの場
合、ノードN16は“Low"レベルであるのでノードN18も
“Low"レベルとなり、その結果８のマルチプレクサで選
択されたビツト線情報がノードN19に現れる。従つて、
入力されたコラムアドレスのビツト線情報が、水平群の
パリテイチエツク時に余剰ビツト線情報を欠陥ビット線
情報と置換して用いることにより検査され、誤りがあれ
ば訂正して出力されることになる。
ラムアドレスと一致するコラムアドレスが入力された場
合である。この場合、10の選択スイツチで選択される垂
直群内には欠陥コラムアドレスに対応するビツト線が含
まれず、また23−２の余剰下位コラムデコーダが選択さ
れないので30′の余剰データ接続回路が活性化されず、
従来と同様のパリテイチエツクが行われる。一方、９の
選択スイツチで選択される水平群内には欠陥コラムアド
レスに対応するビツト線が含まれるが、22の当該欠陥分
離回路の活性化により、このビツト線情報はパリテイチ
エツクの対象からはずされる。一方、23−１の余剰上位
コラムデコーダが選択されるので、30の余剰データ接続
回路の活性化により、選択された水平群のパリテイチエ
ツクが余剰ビツト線情報を含めて行われる。またこの場
合、ノードN16は“Low"レベルであるのでノードN18も
“Low"レベルとなり、その結果８のマルチプレクサで選
択されたビツト線情報がノードN19に現れる。従つて、
入力されたコラムアドレスのビツト線情報が、水平群の
パリテイチエツク時に余剰ビツト線情報を欠陥ビット線
情報と置換して用いることにより検査され、誤りがあれ
ば訂正して出力されることになる。
第３の場合は、下位コラムアドレスのみが欠陥下位コ
ラムアドレスと一致するコラムアドレスが入力された場
合である。この場合は、第２の場合と逆に、選択された
水平群には欠陥ビツト線が含まれず、かつ23−１の余剰
上位コラムデコーダの非選択により、従来と同様のパリ
テイチエツクが行われる。一方、選択された垂直群には
欠陥ビツト線が含まれているが、22の当該欠陥分離回路
の活性化により、このビツト線情報はパリテイチエツク
の対象からはずされる。これに対して23−２の余剰下位
コラムデータが選択されるので、30′の余剰データ接続
回路の活性化により選択された垂直群のパリテイチエツ
クが余剰ビツト線情報を含めて行われる。後は第２の場
合と同様に行われ、結論的に言えば、入力されたコラム
アドレスのビツト線情報が、垂直群のパリテイチエツク
時に余剰ビツト線情報を欠陥ビツト線情報と置換して用
いることにより検査され、誤りがあれば訂正して出力さ
れる。
ラムアドレスと一致するコラムアドレスが入力された場
合である。この場合は、第２の場合と逆に、選択された
水平群には欠陥ビツト線が含まれず、かつ23−１の余剰
上位コラムデコーダの非選択により、従来と同様のパリ
テイチエツクが行われる。一方、選択された垂直群には
欠陥ビツト線が含まれているが、22の当該欠陥分離回路
の活性化により、このビツト線情報はパリテイチエツク
の対象からはずされる。これに対して23−２の余剰下位
コラムデータが選択されるので、30′の余剰データ接続
回路の活性化により選択された垂直群のパリテイチエツ
クが余剰ビツト線情報を含めて行われる。後は第２の場
合と同様に行われ、結論的に言えば、入力されたコラム
アドレスのビツト線情報が、垂直群のパリテイチエツク
時に余剰ビツト線情報を欠陥ビツト線情報と置換して用
いることにより検査され、誤りがあれば訂正して出力さ
れる。
第４の場合は、上記コラムアドレスおよび下位コラム
アドレスとも欠陥上位コラムアドレスおよび欠陥下位コ
ラムアドレスと一致しないコラムアドレスが入力された
場合である。この場合は、選択された水平群および垂直
群とも欠陥ビツト線を含まず、且つ余剰上位コラムデコ
ーダ，余剰下位コラムデコーダがともに非選択であるの
で、30,30′の余剰データ接続回路は活性化されず、従
つて従来と同様のパリテイチェツクおよび誤り訂正が行
われる。
アドレスとも欠陥上位コラムアドレスおよび欠陥下位コ
ラムアドレスと一致しないコラムアドレスが入力された
場合である。この場合は、選択された水平群および垂直
群とも欠陥ビツト線を含まず、且つ余剰上位コラムデコ
ーダ，余剰下位コラムデコーダがともに非選択であるの
で、30,30′の余剰データ接続回路は活性化されず、従
つて従来と同様のパリテイチェツクおよび誤り訂正が行
われる。
以上述べた第１乃至第４の場合に対する説明により、
実施例に示す欠陥救済用余剰ビツト線を含む自己訂正メ
モリが、欠陥救済後も従来と同様の自己訂正機能をもつ
ことが明らかとなつた。なお、この余剰ビット線を複数
本用意することも全く同様に可能であり、余剰ビツト線
にも設けてある22の欠陥分離回路は、プログラム後の余
剰ビツト線内で欠陥が判明したときに切離すためのもの
であり、更に別の余剰ビツト線に置換することができ
る。
実施例に示す欠陥救済用余剰ビツト線を含む自己訂正メ
モリが、欠陥救済後も従来と同様の自己訂正機能をもつ
ことが明らかとなつた。なお、この余剰ビット線を複数
本用意することも全く同様に可能であり、余剰ビツト線
にも設けてある22の欠陥分離回路は、プログラム後の余
剰ビツト線内で欠陥が判明したときに切離すためのもの
であり、更に別の余剰ビツト線に置換することができ
る。
第４図は本発明を適用した例であり、欠陥ビツト線を
含む一つの水平群単位で余剰ビツト線と置換する構成で
ある。25は第５図に示すような、22の欠陥分離回路と逆
の機能をもつ回路、即ち通常OUT2に“High"レベルが供
給されており、２個のヒユーズを溶断することによりノ
ードN21を“High"レベルにし、IN2とOUT2を導通させる
接続回路であり、また22′は22の欠陥分離回路が対にな
つた構成で、プログラム後一方の出力は“High"レベル
に、他方の出力は“Low"レベルに固定する回路、30″は
第１図の実施例における30,30′と等価の機能を有する
余剰データ接続回路であり、また26は下位コラムアドレ
ス15−２により選択するマルチプレクサで、23−１の余
剰上位コラムデコーダが選択されたときのみ作動する回
路である。
含む一つの水平群単位で余剰ビツト線と置換する構成で
ある。25は第５図に示すような、22の欠陥分離回路と逆
の機能をもつ回路、即ち通常OUT2に“High"レベルが供
給されており、２個のヒユーズを溶断することによりノ
ードN21を“High"レベルにし、IN2とOUT2を導通させる
接続回路であり、また22′は22の欠陥分離回路が対にな
つた構成で、プログラム後一方の出力は“High"レベル
に、他方の出力は“Low"レベルに固定する回路、30″は
第１図の実施例における30,30′と等価の機能を有する
余剰データ接続回路であり、また26は下位コラムアドレ
ス15−２により選択するマルチプレクサで、23−１の余
剰上位コラムデコーダが選択されたときのみ作動する回
路である。
第６図にこの原理を示しており、27で示す欠陥セルを
含む28の水平群を、19の余剰セルで形成した29で示す余
剰水平群と群単位で置換するものである。この適用例で
は、22の欠陥分離回路および22′の対構成欠陥分離回路
が9,10の選択スイツチと11の１入力パリテイ回路の間に
設けられており、各水平群単位に１個ずつ配置されてい
る。また、23−１で示す余剰上位コラムデコーダのみが
配置されており、余剰下位コラムデコーダはない。従つ
て、プログラム箇所が実施例と比較し少なくなつてお
り、高密度アレイ上にも容易に22,22′の欠陥分離回路
および対構成欠陥分離回路を配置できる。なお、この適
用例での回路動作は、実施例で述べた第１乃至第４の場
合の中に含まれるのでここでは省略する。また、この適
用例に対して、欠陥ビツト線を含む一つの垂直群単位で
余剰ビツト線と置換する構成も、容易に実現できること
は明らかである。更に、水平群あるいは垂直群の一部を
置換単位として同様の構成を実現することも可能であ
る。
含む28の水平群を、19の余剰セルで形成した29で示す余
剰水平群と群単位で置換するものである。この適用例で
は、22の欠陥分離回路および22′の対構成欠陥分離回路
が9,10の選択スイツチと11の１入力パリテイ回路の間に
設けられており、各水平群単位に１個ずつ配置されてい
る。また、23−１で示す余剰上位コラムデコーダのみが
配置されており、余剰下位コラムデコーダはない。従つ
て、プログラム箇所が実施例と比較し少なくなつてお
り、高密度アレイ上にも容易に22,22′の欠陥分離回路
および対構成欠陥分離回路を配置できる。なお、この適
用例での回路動作は、実施例で述べた第１乃至第４の場
合の中に含まれるのでここでは省略する。また、この適
用例に対して、欠陥ビツト線を含む一つの垂直群単位で
余剰ビツト線と置換する構成も、容易に実現できること
は明らかである。更に、水平群あるいは垂直群の一部を
置換単位として同様の構成を実現することも可能であ
る。
以上説明したように、本発明では従来の欠陥救済用余
剰ビツト線を自己訂正メモリに導入し、且つ欠陥救済後
も欠陥救済前と全く同様にメモリ内で発生するビツト誤
りを訂正することができるので、製造歩留りの向上と信
頼性の向上を同時に実現でき、冗長構成技術が必須でか
つ低ソフトエラー率を達成しなければならない超大容量
半導体メモリへの適用が可能となる利点がある。
剰ビツト線を自己訂正メモリに導入し、且つ欠陥救済後
も欠陥救済前と全く同様にメモリ内で発生するビツト誤
りを訂正することができるので、製造歩留りの向上と信
頼性の向上を同時に実現でき、冗長構成技術が必須でか
つ低ソフトエラー率を達成しなければならない超大容量
半導体メモリへの適用が可能となる利点がある。
第１図は本発明の実施例、 第２図は本発明の要部である欠陥分離回路、 第３図は余剰上位（下位）コラムデコーダ、 第４図は本発明の適用例、 第５図は適用例の要部である接続回路、 第６図は適用例の置換原理図、 第７図は従来の自己訂正メモリの構成例、 第８図は水平垂直パリテイ方式による自己訂正の原理図
である。 １……メモリセル、 ２……パリテイセル、 ３……ワード線、 ４……ビツト線、 ５……パリテイビツト線、 ６……セルアレイ、 ７……ワードドライバを含むロウデコーダ、 ８……マルチプレクサ、 9,10……選択スイツチ、 11……１入力パリテイ回路、 12……水平群パリテイチエツク回路、 13……垂直群パリテイチエツク回路要素、 14−１……上記コラムデコーダ、 14−２……下位コラムデコーダ、 15−１……上記コラムアドレス、 15−２……下位コラムアドレス、 16……データ出力端子、 17……水平群、 18……垂直群、 19……余剰セル、 20……余剰ビツト線、 21……余剰セルアレイ、 22……欠陥分離回路、 22′……対構成欠陥分離回路、 23−１……余剰上位コラムアドレス、 23−２……余剰下位コラムアドレス、 24……ヒユーズ素子、 25……接続回路、 26……余剰セル用マルチプレクサ、 27……欠陥セル、 28……欠陥水平群、 29……余剰水平群、 30,30′,30″……余剰データ接続回路。
である。 １……メモリセル、 ２……パリテイセル、 ３……ワード線、 ４……ビツト線、 ５……パリテイビツト線、 ６……セルアレイ、 ７……ワードドライバを含むロウデコーダ、 ８……マルチプレクサ、 9,10……選択スイツチ、 11……１入力パリテイ回路、 12……水平群パリテイチエツク回路、 13……垂直群パリテイチエツク回路要素、 14−１……上記コラムデコーダ、 14−２……下位コラムデコーダ、 15−１……上記コラムアドレス、 15−２……下位コラムアドレス、 16……データ出力端子、 17……水平群、 18……垂直群、 19……余剰セル、 20……余剰ビツト線、 21……余剰セルアレイ、 22……欠陥分離回路、 22′……対構成欠陥分離回路、 23−１……余剰上位コラムアドレス、 23−２……余剰下位コラムアドレス、 24……ヒユーズ素子、 25……接続回路、 26……余剰セル用マルチプレクサ、 27……欠陥セル、 28……欠陥水平群、 29……余剰水平群、 30,30′,30″……余剰データ接続回路。
Claims (1)
- 【請求項１】情報を記憶する複数のメモリセルと、メモ
リ内で発生するビット誤りを検出するための情報を記憶
する複数の検査セルと、前記複数のメモリセルおよび検
査セルを同時に選択するワード線と、前記メモリセルと
情報のやり取りを行うビット線と、前記検査セルと情報
のやり取りを行う検査ビット線と、検査対象のメモリセ
ルが属している符号グループ内の所望のビット線情報と
検査ビット線情報をコラムデコード信号で選択する選択
スイッチと、二つの基準電圧“H",“L"を伝達する経路
をスイッチする手段が多段接続され、かつ前記選択スイ
ッチからの複数の信号が入力されることによりパリティ
チェックを行う手段と、前記パリティチェックを行う手
段の出力を用いてビット誤りを自動的に訂正する誤り訂
正回路とを具備する半導体記録装置において、 前記検査ビット線とは別に設けた余剰ビット線と、 前記余剰ビット線に接続され、前記ワード線により選択
される複数の余剰セルと、 欠陥コラムアドレスをプログラムできる余剰コラムデコ
ーダと、 前記欠陥コラムアドレスに相当する前記ビット線を前記
パリティチェックを行う手段から切離し、かつ前記基準
電圧“H"（または“L"）固定レベルを前記パリティチェ
ックを行う手段に入力する欠陥分離回路と、 前記欠陥コラムアドレスが関連する前記選択スイッチが
活性化されたときのみ前記余剰ビット線情報が入力さ
れ、前記二つの基準電圧を伝達する経路をスイッチする
スイッチ手段が多段接続されたパリティチェックを行う
手段に縦続して接続される余剰データ接続回路と を含んでなることを特徴とする自己訂正半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177330A JP2553836B2 (ja) | 1985-08-12 | 1985-08-12 | 自己訂正半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177330A JP2553836B2 (ja) | 1985-08-12 | 1985-08-12 | 自己訂正半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238598A JPS6238598A (ja) | 1987-02-19 |
| JP2553836B2 true JP2553836B2 (ja) | 1996-11-13 |
Family
ID=16029086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177330A Expired - Lifetime JP2553836B2 (ja) | 1985-08-12 | 1985-08-12 | 自己訂正半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553836B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150297A (ja) * | 1985-07-26 | 1986-03-12 | Hitachi Ltd | メモリの使用方法 |
-
1985
- 1985-08-12 JP JP60177330A patent/JP2553836B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6238598A (ja) | 1987-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |