JP2557551B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2557551B2 JP2557551B2 JP2116127A JP11612790A JP2557551B2 JP 2557551 B2 JP2557551 B2 JP 2557551B2 JP 2116127 A JP2116127 A JP 2116127A JP 11612790 A JP11612790 A JP 11612790A JP 2557551 B2 JP2557551 B2 JP 2557551B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polysilicon
- impurity
- impurities
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 （イ） 産業上の利用分野 この発明は半導体装置の製造方法に関し、更に詳しく
は半導体基板上の不純物拡散領域と上方の配線部とを接
続するために形成されるコンタクトホールにポリシリコ
ンを埋込んで段差を軽減し、コンタクト部を形成する方
法に関するものである。
は半導体基板上の不純物拡散領域と上方の配線部とを接
続するために形成されるコンタクトホールにポリシリコ
ンを埋込んで段差を軽減し、コンタクト部を形成する方
法に関するものである。
（ロ） 従来の技術 従来のこの種方法としては、第３図に示すように、サ
イドウォール30が形成されたゲート電極31およびソース
・ドレイン32を有する半導体基板33上にNSGの層間絶縁
層を積層した後、ダイレクトコンタクトホール34を形成
し、コンタクトホール34を含むNSG膜35上全面に高濃度
のＮ型ポリシリコン層36を形成してコンタクトホール34
を穴埋めし、上記ポリシリコン層をパターニングしてキ
ャパシタ下部電極としていた。
イドウォール30が形成されたゲート電極31およびソース
・ドレイン32を有する半導体基板33上にNSGの層間絶縁
層を積層した後、ダイレクトコンタクトホール34を形成
し、コンタクトホール34を含むNSG膜35上全面に高濃度
のＮ型ポリシリコン層36を形成してコンタクトホール34
を穴埋めし、上記ポリシリコン層をパターニングしてキ
ャパシタ下部電極としていた。
（ハ） 発明が解決しようとする課題 この際、Ｎ+ポリシリコン層36にはリンやヒ素などの
不純物がドープされており、この不純物が、結晶欠陥を
回復させるための熱処理を付されることにより拡散し、
得られた不純物拡散層32aが上記熱処理を施す前の不純
物注入層であるソース・ドレイン32の拡散深さよりも深
い拡散深さXjを有するから、サブミクロン以下のトラン
ジスタを作る場合、不純物の拡散がトランジスタのゲー
ト電極31直下まで届くおそれがあり、トランジスタに悪
影響を及ぼし易い。
不純物がドープされており、この不純物が、結晶欠陥を
回復させるための熱処理を付されることにより拡散し、
得られた不純物拡散層32aが上記熱処理を施す前の不純
物注入層であるソース・ドレイン32の拡散深さよりも深
い拡散深さXjを有するから、サブミクロン以下のトラン
ジスタを作る場合、不純物の拡散がトランジスタのゲー
ト電極31直下まで届くおそれがあり、トランジスタに悪
影響を及ぼし易い。
この発明は不純物拡散領域の拡散深さの拡大を抑制し
て半導体基板上における不純物拡散を防止できる半導体
装置の製造方法を提供することを目的の一つとするもの
である。
て半導体基板上における不純物拡散を防止できる半導体
装置の製造方法を提供することを目的の一つとするもの
である。
（ニ） 課題を解決するための手段及び作用 この発明は、ゲート電極部とゲート電極部間に配設さ
れた不純物注入層とを有する半導体基板上に、全面に積
層された層間絶縁層にコンタクトホールを設け、そのコ
ンタクトホールにポリシリコンを埋め込むに際して、
（ｉ）コンタクトホールを含む層間絶縁膜上に、全面
に、不純物が注入されていないポリシリコン層を積層
し、（ii）ポリシリコン層をエッチバックしてコンタク
トホール内のみにポリシリコン膜を残存させ、（iii）
ポリシリコン膜を含む層間絶縁膜上に、全面に、実質的
に不純物が注入されたポリシリコン層を積層し、（iv）
熱処理を付して不純物注入層を不純物拡散領域に変換す
るとともに、不純物をコンタクトホール内の上記不純物
が注入されていないポリシリコン膜に少なくとも不純物
注入層から拡散させることを特徴とする半導体装置の製
造方法である。
れた不純物注入層とを有する半導体基板上に、全面に積
層された層間絶縁層にコンタクトホールを設け、そのコ
ンタクトホールにポリシリコンを埋め込むに際して、
（ｉ）コンタクトホールを含む層間絶縁膜上に、全面
に、不純物が注入されていないポリシリコン層を積層
し、（ii）ポリシリコン層をエッチバックしてコンタク
トホール内のみにポリシリコン膜を残存させ、（iii）
ポリシリコン膜を含む層間絶縁膜上に、全面に、実質的
に不純物が注入されたポリシリコン層を積層し、（iv）
熱処理を付して不純物注入層を不純物拡散領域に変換す
るとともに、不純物をコンタクトホール内の上記不純物
が注入されていないポリシリコン膜に少なくとも不純物
注入層から拡散させることを特徴とする半導体装置の製
造方法である。
すなわち、この発明は、コンタクトホールへの埋め込
みポリシリコンをnon-dopeでデポした後、熱処理を加え
る事で、ソース・ドレインからnon-dopeの埋め込みポリ
シリコン膜に不純物を拡散させ、半導体基板への不純物
拡散を防止できるようにしたものである。
みポリシリコンをnon-dopeでデポした後、熱処理を加え
る事で、ソース・ドレインからnon-dopeの埋め込みポリ
シリコン膜に不純物を拡散させ、半導体基板への不純物
拡散を防止できるようにしたものである。
この発明において、実質的に不純物が注入されたポリ
シリコン層とは、リンやヒ素などの不純物を1019〜1020
cm-3ドープした高濃度のポリシリコン層を意味する。こ
のポリシリコン層は上層配線の一部に利用（コンタクト
への利用）されたり、パターニング後DRAMキャパシタの
キャパシタ下部電極として利用（ダイレクトコンタクト
への利用）されたりする。
シリコン層とは、リンやヒ素などの不純物を1019〜1020
cm-3ドープした高濃度のポリシリコン層を意味する。こ
のポリシリコン層は上層配線の一部に利用（コンタクト
への利用）されたり、パターニング後DRAMキャパシタの
キャパシタ下部電極として利用（ダイレクトコンタクト
への利用）されたりする。
この発明において、熱処理は、（ｉ）不純物注入層を
不純物拡散領域に変換する役目と、（ii）少なくとも不
純物注入層からの不純物を上記埋め込みポリシリコン膜
に拡散させる役目とを担い、さらに、埋め込みポリシリ
コン膜への不純物は、上層の不純物が注入されたポリシ
リコン層からも拡散され得る。これにより所定のコンタ
クト抵抗に制御しうることができる。しかも得られた不
純物拡散領域は不純物のドープ量のオーダが１ケタ程度
減少することになり（注入層から不純物が埋込みポリシ
リコン膜へ拡散するから）、これにより拡散深さを抑え
ることができる。
不純物拡散領域に変換する役目と、（ii）少なくとも不
純物注入層からの不純物を上記埋め込みポリシリコン膜
に拡散させる役目とを担い、さらに、埋め込みポリシリ
コン膜への不純物は、上層の不純物が注入されたポリシ
リコン層からも拡散され得る。これにより所定のコンタ
クト抵抗に制御しうることができる。しかも得られた不
純物拡散領域は不純物のドープ量のオーダが１ケタ程度
減少することになり（注入層から不純物が埋込みポリシ
リコン膜へ拡散するから）、これにより拡散深さを抑え
ることができる。
（ホ） 実施例 以下、図に示す実施例に基づいてこの発明を詳述す
る。なお、これによってこの発明は限定を受けるもので
はない。
る。なお、これによってこの発明は限定を受けるもので
はない。
第１図はこの発明の第１の実施例を示し、コンタクト
への利用例を示すものである。
への利用例を示すものである。
第１図（ｄ）において、N channel MOSFETは、ヒ素（
75As+）の不純物が1020cm-3ドープされた不純物拡散領
域としてのソース・ドレイン１及びSiO2のゲート絶縁膜
２を介してSiO2のサイドウォール３をそなえたポリシリ
コンのゲート電極４からなるゲート電極部20とを有する
Si基板５と、厚さ約1500ÅのNSG膜６と厚さ6000ÅのBPS
G膜７からなる層間絶縁膜８と、この層間絶縁膜に形成
されたコンタクトホール９と、このコンタクトホール９
に埋込みしてなる31Ｐ+の不純物が約1016cm-3均一にド
ープされた埋め込みポリシリコン膜10と、その上層に順
次積層された、厚さ1000Åで31Ｐ+の不純物が約1020cm
-3ドープされた高濃度Ｎ型ポリシリコン層11および厚さ
9000ÅのAl-Siの上層配線パターン12とかならる。
75As+）の不純物が1020cm-3ドープされた不純物拡散領
域としてのソース・ドレイン１及びSiO2のゲート絶縁膜
２を介してSiO2のサイドウォール３をそなえたポリシリ
コンのゲート電極４からなるゲート電極部20とを有する
Si基板５と、厚さ約1500ÅのNSG膜６と厚さ6000ÅのBPS
G膜７からなる層間絶縁膜８と、この層間絶縁膜に形成
されたコンタクトホール９と、このコンタクトホール９
に埋込みしてなる31Ｐ+の不純物が約1016cm-3均一にド
ープされた埋め込みポリシリコン膜10と、その上層に順
次積層された、厚さ1000Åで31Ｐ+の不純物が約1020cm
-3ドープされた高濃度Ｎ型ポリシリコン層11および厚さ
9000ÅのAl-Siの上層配線パターン12とかならる。
以下、製造方法について説明する。
まず、第１図（ａ）に示すように、ゲート電極部20と
不純物のドープ量が1020cm-3程度の不純物注入層1aを有
するSi基板５上に、全面に、NSG層およびBPSG層を順次
積層し、コンタクトホール９を形成する。
不純物のドープ量が1020cm-3程度の不純物注入層1aを有
するSi基板５上に、全面に、NSG層およびBPSG層を順次
積層し、コンタクトホール９を形成する。
次に、不純物が注入されていないポリシリコン層をコ
ンタクトホール９を埋設するよう積層した後、エッチバ
ックをおこなってコンタクトホール９内にのみポリシリ
コン膜10aを残す［第１図（ｂ）参照］。
ンタクトホール９を埋設するよう積層した後、エッチバ
ックをおこなってコンタクトホール９内にのみポリシリ
コン膜10aを残す［第１図（ｂ）参照］。
続いて、全面に高濃度に不純物が注入されたポリシリ
コン層11を積層した後、900℃、40分の熱処理をおこな
う［第１図（ｃ）参照］。
コン層11を積層した後、900℃、40分の熱処理をおこな
う［第１図（ｃ）参照］。
この際、図示D,Fで示す矢印方向にそれぞれポリシリ
コン層11およびドープ量1020cm-3程度の不純物注入層1a
からポリシリコン膜10aに不純物の拡散が始まる。同時
に層間絶縁膜８のメルトも開始される。
コン層11およびドープ量1020cm-3程度の不純物注入層1a
からポリシリコン膜10aに不純物の拡散が始まる。同時
に層間絶縁膜８のメルトも開始される。
しかる後、熱処理が付されて不純物の拡散が終了する
と、300Ω（１μｍ□）程度のコンタクト抵抗を有する
ポリシリコン膜10が形成される。さらにメルトされた層
間絶縁膜８の全面にAl-Si層をスパッタにより積層した
後、配線パターニングをおこなって上部配線12を形成す
る［第１図（ｄ）参照］。
と、300Ω（１μｍ□）程度のコンタクト抵抗を有する
ポリシリコン膜10が形成される。さらにメルトされた層
間絶縁膜８の全面にAl-Si層をスパッタにより積層した
後、配線パターニングをおこなって上部配線12を形成す
る［第１図（ｄ）参照］。
この際、ドープ量1020cm-3程度の不純物注入層1aは熱
処理によってドープ量1019cm-3程度の不純物拡散層１に
交換されるとともに、注入層1aからその不純物の一部が
直上の埋め込みポリシリコン膜10aに拡散する。すなわ
ち、上述したように不純物拡散層１の不純物ドープ量は
熱処理前の不純物注入層1aに較べて１ケタ減少する。従
ってこの状態で、不純物拡散層１に変換されても、従来
のように不純物の拡散がゲート電極部20の直下まで届く
おそれはなく、従ってFETのトランジスタ特性に悪影響
を及ぼすのも防止できる。一方、ポリシリコン層11から
も熱処理によって不純物が埋め込みポリシリコン膜10に
拡散されるため、所望のコンタクト抵抗を確保できる。
処理によってドープ量1019cm-3程度の不純物拡散層１に
交換されるとともに、注入層1aからその不純物の一部が
直上の埋め込みポリシリコン膜10aに拡散する。すなわ
ち、上述したように不純物拡散層１の不純物ドープ量は
熱処理前の不純物注入層1aに較べて１ケタ減少する。従
ってこの状態で、不純物拡散層１に変換されても、従来
のように不純物の拡散がゲート電極部20の直下まで届く
おそれはなく、従ってFETのトランジスタ特性に悪影響
を及ぼすのも防止できる。一方、ポリシリコン層11から
も熱処理によって不純物が埋め込みポリシリコン膜10に
拡散されるため、所望のコンタクト抵抗を確保できる。
第２図はこの発明の第２の実施例を示し、ダイレクト
コンタクトへの利用例を示すものである。
コンタクトへの利用例を示すものである。
以下製造方法について説明する。
まず、第２図（ａ）に示すように、ゲート電極部28お
よび不純物注入層21aを有するSi基板25上に、コンタク
トホール29が開口されたNSG膜26が形成される。
よび不純物注入層21aを有するSi基板25上に、コンタク
トホール29が開口されたNSG膜26が形成される。
次に、全面に、不純物が注入されていないポリシリコ
ン層を積層した後、エッチバックをおこなってコンタク
トホール29内のみにポリシリコン膜30aを残存する［第
２図（ｂ）参照］。
ン層を積層した後、エッチバックをおこなってコンタク
トホール29内のみにポリシリコン膜30aを残存する［第
２図（ｂ）参照］。
しかる後、全面に不純物が高濃度に注入されたポリシ
リコン層を積層し、900℃、40分程度の熱処理を施して
埋め込みポリシリコン膜30aに図示M,Nで示す矢印方向に
ポリシリコン層31および注入層21aから不純物が拡散さ
れ、所望のコンタクト抵抗を有する埋め込みポリシリコ
ン膜30を形成するとともに、ソース・ドレイン領域（図
示せず）が形成される［第２図（ｃ）参照］。
リコン層を積層し、900℃、40分程度の熱処理を施して
埋め込みポリシリコン膜30aに図示M,Nで示す矢印方向に
ポリシリコン層31および注入層21aから不純物が拡散さ
れ、所望のコンタクト抵抗を有する埋め込みポリシリコ
ン膜30を形成するとともに、ソース・ドレイン領域（図
示せず）が形成される［第２図（ｃ）参照］。
この際、ポリシリコン層31はパターニング後キャパシ
タ下部電極として機能する。
タ下部電極として機能する。
その後、図示しないが、キャパシタ絶縁膜、キャパシ
タ上部電極、層間絶縁膜並びに上部配線パターンを順次
形成して素子を作成する。
タ上部電極、層間絶縁膜並びに上部配線パターンを順次
形成して素子を作成する。
このように上記両実施例てば、コンタクトを有する埋
め込みポリシリコン工程において、NON-Doped Poly Si
をデポ後に熱処理を行い少なくともソース・ドレインか
らの不純物の拡散によりコンタクト抵抗を確保でき、拡
散深さを抑制できる。
め込みポリシリコン工程において、NON-Doped Poly Si
をデポ後に熱処理を行い少なくともソース・ドレインか
らの不純物の拡散によりコンタクト抵抗を確保でき、拡
散深さを抑制できる。
（ヘ） 発明の効果 以上のようにこの発明によれば、コンタクトホールへ
の埋め込みポリSiをnon-dopeでデポした後、熱処理をお
こなって、少なくともソース・ドレインからのnon-dope
の埋め込みポリシリコン膜に不純物を拡散をおこなうよ
うにしたので、コンタクト抵抗を確保できるとともに、
拡散深さを抑制できる効果がある。
の埋め込みポリSiをnon-dopeでデポした後、熱処理をお
こなって、少なくともソース・ドレインからのnon-dope
の埋め込みポリシリコン膜に不純物を拡散をおこなうよ
うにしたので、コンタクト抵抗を確保できるとともに、
拡散深さを抑制できる効果がある。
第１図および第２図はそれぞれこの発明の第１および第
２の実施例を説明するための製造工程説明図、第３図は
従来例を示す構成説明図である。 １……ソース・ドレイン（不純物拡散領域）、5,25……
Si基板、６……NSG膜、７……BPSG膜、８……層間絶縁
膜、9,29……コンタクトホール、10,30……不純物がド
ープされた埋め込みポリシリコン膜、10a,30a……不純
物がドープされない埋め込みポリシリコン膜、11,31…
…高濃度ポリシリコン層、12……上層配線パターン、2
0,28……ゲート部。
２の実施例を説明するための製造工程説明図、第３図は
従来例を示す構成説明図である。 １……ソース・ドレイン（不純物拡散領域）、5,25……
Si基板、６……NSG膜、７……BPSG膜、８……層間絶縁
膜、9,29……コンタクトホール、10,30……不純物がド
ープされた埋め込みポリシリコン膜、10a,30a……不純
物がドープされない埋め込みポリシリコン膜、11,31…
…高濃度ポリシリコン層、12……上層配線パターン、2
0,28……ゲート部。
Claims (1)
- 【請求項１】ゲート電極部とゲート電極部間に配設され
た不純物注入層とを有する半導体基板上に、全面に積層
された層間絶縁層にコンタクトホールを設け、そのコン
タクトホールにポリシリコンを埋め込むに際して、 （ｉ） コンタクトホールを含む層間絶縁膜上に、全面
に、不純物が注入されていないポリシリコン層を積層
し、 （ii） ポリシリコン層をエッチバックしてコンタクト
ホール内のみにポリシリコン膜を残存させ、 （iii） ポリシリコン膜を含む層間絶縁膜上に、全面
に、実質的に不純物が注入されたポリシリコン層を積層
し、 （iv）熱処理を付して不純物注入層を不純物拡散領域に
変換するとともに、不純物をコンタクトホール内の上記
不純物が注入されていないポリシリコン膜に少なくとも
不純物注入層から拡散させることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116127A JP2557551B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116127A JP2557551B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0412526A JPH0412526A (ja) | 1992-01-17 |
| JP2557551B2 true JP2557551B2 (ja) | 1996-11-27 |
Family
ID=14679381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116127A Expired - Fee Related JP2557551B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557551B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6793466B2 (en) | 2000-10-03 | 2004-09-21 | Ebara Corporation | Vacuum pump |
-
1990
- 1990-05-02 JP JP2116127A patent/JP2557551B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6793466B2 (en) | 2000-10-03 | 2004-09-21 | Ebara Corporation | Vacuum pump |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412526A (ja) | 1992-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0426542B2 (ja) | ||
| US5342796A (en) | Method for controlling gate size for semiconduction process | |
| JPS622708B2 (ja) | ||
| JP3146316B2 (ja) | 半導体装置及びその製造方法 | |
| JP3307112B2 (ja) | 半導体装置の製造方法 | |
| US5134082A (en) | Method of fabricating a semiconductor structure having MOS and bipolar devices | |
| JP2595490B2 (ja) | 半導体装置およびその製造方法 | |
| JP2557551B2 (ja) | 半導体装置の製造方法 | |
| US4216038A (en) | Semiconductor device and manufacturing process thereof | |
| JP2959978B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2950241B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH11238871A (ja) | 半導体装置 | |
| JP2920912B2 (ja) | 半導体装置の製造方法 | |
| JPH0239091B2 (ja) | ||
| JP3070392B2 (ja) | 半導体装置 | |
| JPH05198528A (ja) | 半導体装置の製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JP2654056B2 (ja) | 半導体装置の製造方法 | |
| JP3077146B2 (ja) | 半導体装置の製造方法 | |
| JP2697221B2 (ja) | 半導体装置 | |
| JPH11243188A (ja) | 半導体装置 | |
| JP2556155B2 (ja) | 半導体装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JP3124283B2 (ja) | 半導体装置の製造方法 | |
| JPH05175508A (ja) | 不揮発性半導体メモリ装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |