JP2565201B2

JP2565201B2 - ビデオ信号の順序変換回路及び変換方法

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Publication number: JP2565201B2
Application number: JP4937687A
Authority: JP
Inventors: 道雄永井; 哲二郎近藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-03-04
Filing date: 1987-03-04
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: JPS63215278A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、テレビジョン走査の順序のディジタルビ
デオ信号をテレビジョン走査と異なる順序に変換するた
めのビデオ信号の順序変換回路及び変換方法に関する。

〔発明の概要〕

この発明では、テレビジョン走査の順序の入力ディジ
タルビデオ信号をテレビジョン走査の順序と異なる順序
に変換するためのビデオ信号の順序変換回路において、
データの順序を走査の順序と異ならせる（即ち、シャフ
リングする）ために、２個のフィールドメモリでメモリ
バンクの構成されたシャフリング回路がブロック化回路
の前段に設けられ、少ないメモリ容量でビデオ信号の順
序変換回路が実現される。

〔従来の技術〕

従来のディジタルVTRでは、記録／再生の過程で生じ
るバーストエラーにより、１画面内の特定の領域にエラ
ーが集中すること防止するために、記録されるディジタ
ルビデオ信号の順序をテレビジョン走査の順序と異なら
せるシャフリングが採用される。

また、ディジタルビデオ信号をVTRで記録／再生する
時に、伝送されるデータ量を圧縮するために、１サンプ
ル当たりのビット数を元の例えば８ビットより低減する
高能率符号化方法が提案されている。この符号化方法の
一つとして、本願出願人は、ADRC（Adaptive Dynamic R
ange Coding）と称するものを提案している。

例えば特願昭59−266407号明細書に記載されているよ
うに、２次元ブロック内に含まれる複数画素の最大値及
び最小値のレベル差（ダイナミックレンジ）を求め、こ
のダイナミックレンジに適応した符号化がなされる。ま
た、特願昭60−232789号明細書に記載されているよう
に、複数フレームに夫々含まれる２次元領域の画素から
形成された３次元ブロックに関して、ダイナミックレン
ジに適応した符号化を行う装置が提案されている。更
に、特願昭60−268817号明細書に記載されているよう
に、量子化を行った時に生じる最大歪みが一定となるよ
うなダイナミックレンジに応じてビット数が変化する可
変長符号化方法が提案されている。

上述のADRCは、伝送すべきデータ量を大幅に圧縮でき
るので、データ伝送レートが充分に高くないディジタル
VTR適用して好適である。３次元ブロック毎に符号化を
行うADRCは、入力ディジタルビデオ信号の順序を３次元
ブロックの順序に変換するブロック化回路が必要とされ
る。このブロック化回路では、複数フレームの画素デー
タの順序を変えるために、メモリが必要とされる。

３次元ブロック化回路と前述のシャフリング回路との
両者を設ける場合の構成としては、第27図及び第28図に
示す構成が考えられる。第27図において、21で示す入力
端子にテレビジョン走査の順序のディジタルビデオ信号
が供給され、ブロック化回路22において、３次元ブロッ
クの順序に変換される。このブロック化回路22の出力信
号が破線で囲んで示すシャフリング回路23に供給され
る。

一例として、３次元ブロックが２フレームにわたる場
合には、シャフリング回路23に２個の２フレームメモリ
24A及び24Bが設けられ、これらの２フレームメモリ24A,
24Bに対して、スイッチ回路25を介された入力データが
書き込まれる。また、２フレームメモリ24A,24Bから読
み出されたデータがスイッチ回路26を介して出力端子27
に取り出される。スイッチ回路25及びスイッチ回路26
は、互いに逆相のスイッチ動作を行うもので、例えばス
イッチ回路25が入力端子ａに接続され、２フレームメモ
リ24Aに対して２フレーム分のデータが書き込まれてい
る時には、スイッチ回路26が出力端子ｂに接続され、２
フレームメモリ24Bからデータが読み出される。２フレ
ームメモリ24A,24Bには、入力データが入力の順序で書
き込まれ、２フレームメモリ24A,24Bからは、読み出し
アドレスの制御により、シャフリングされた出力データ
が得られる。

第27図に示す構成は、ブロック化回路22において必要
とされるメモリに加えて、シャフリング回路23が２フレ
ームメモリ24A,24Bを必要とし、メモリ容量が極めて大
きくなる問題がある。

第28図は、ブロック化回路とシャフリング回路とで、
２フレームメモリを兼用した構成である。即ち、入力端
子21からの入力データがスイッチ回路25を介して２フレ
ームメモリ24A,24Bに書き込まれ、２フレームメモリ24
A,24Bからスイッチ回路26を介してシャフリングされた
データが読み出される。スイッチ回路25が入力端子ａ側
に接続されている時には、一方のフレームメモリ24Aに
２フレーム分のデータが書き込まれると共に、他方のフ
レームメモリ24Bからスイッチ回路26を介して以前に書
き込まれたデータが読み出される。この読み出しアドレ
スが制御されることにより、ブロック化とシャフリング
との両者がなされる。

〔発明が解決しようとする問題点〕

第28図に示す構成の場合でも、最小限２個のフレーム
メモリが必要となる問題があった。

従って、この発明の目的は、シャフリング及びブロッ
ク化の両者を行う場合に、メモリ容量が低減できるビデ
オ信号の順序変換回路及び変換方法を提供することにあ
る。

〔問題点を解決するための手段〕

この発明では、走査の順序を持つ入力ディジタルビデ
オ信号が１フィールド毎に交互に書き込まれると共に、
書き込みと逆相で１フィールド毎にディジタルビデオ信
号が読み出され、書き込みアドレス及び読み出しアドレ
スが異なるように制御されることにより、１フィールド
を分割してなる２次元領域の単位でデータの順序が走査
の順序と異ならされた出力ディジタルビデオ信号を得る
ための第１及び第２のフィールドメモリ7A,7Bと、第１
及び第２のフィールドメモリ7A,7Bからの読み出しデー
タが供給され、時間的に連続する例えば４フィールドに
夫々属する２次元領域からなる３次元ブロック毎の順序
の出力データを得るためのブロック化回路３とが設けら
れている。また、この発明は、第１及び第２のフィール
ドメモリに対して、走査の順序を持つ入力ディジタルビ
デオ信号を１フィールド毎に交互に書き込むと共に、第
１及び第２のフィールドメモリから書き込みと逆相で１
フィールド毎にディジタルビデオ信号を読み出し、書き
込みアドレス及び読み出しアドレスが異なるように制御
することにより、１フィールドを分割してなる２次元領
域の単位でデータの順序が走査の順序と異ならされた出
力ディジタルビデオ信号を得るステップと、第１及び第２のフィールドメモリからの読み出しデー
タを受けとり、時間的に連続する複数フィールドに夫々
属する２次元領域からなる３次元ブロック毎の順序の出
力データを形成するブロック化のステップとからなることを特徴とするビデオ信号の順序変換方法で
ある。

〔作用〕

ブロック化される前にシャフリング回路が設けられて
いるので、フィールド単位で入力されるディジタルビデ
オ信号の順序の入れ替えは、フィールドメモリ7A,7Bに
よってフィールド単位で行うことができる。３次元ブロ
ックが４フィールド（２フレーム）の夫々に属する４個
の２次元領域から形成されているときには、フィールド
毎にこの２次元領域の単位でシャフリングがなされる。
シャフリングのために、２個のフィールドメモリを使用
すれば良いので、メモリ容量の低減を図ることができ
る。

〔実施例〕

以下、この発明について説明する。この説明は、下記
の項目の順序に従ってなされる。

a.記録側及びシャフリング回路 b.再生側及びディシャフリング回路 c.ブロック及びブロック化回路 d.2フレームメモリのアドレス制御 e.9ラインメモリのアドレス制御 a.記録側及びシャフリング回路第１図は、記録側の全体の構成を示し、第１図におい
て、１で示す入力端子には、例えば13.5〔ＭHz〕のサン
プリング周波数を有するディジタルビデオ信号が供給さ
れる。この入力ディジタルビデオ信号は、破線で囲んで
示すシャフリング回路２に供給される。シャフリング回
路２により、ビデオデータの順序がテレビジョン走査の
順序と異なる順序に変換される。シャフリング回路２の
出力信号がブロック化回路３に供給され、３次元ブロッ
クの順序のデータに変換される。

ブロック化回路３の出力データがADRCエンコーダ４に
供給され、ADRCエンコーダ４によりデータ量が圧縮され
た出力データが供給される。ADRCエンコーダ４では、ブ
ロック毎の最小値MIN,最大値MAX,ダイナミックレンジDR
（＝MAX−MIN）が検出され、ダイナミックレンジDRに応
じたビット数が設定され、ダイナミックレンジDRがこの
ビット数で定まる個数のレベル範囲に分割され、最小値
除去後の画素データが属するレベル範囲と対応するコー
ド信号DTが形成される。

これらのダイナミックレンジDR,最大値MAX,最小値MIN
の内の２個の付加的データ例えばダイナミックレンジDR
及び最小値MINとコード信号DTとがフレーム化回路５に
供給される。フレーム化回路５において、ADRCエンコー
ダ４からの上記のデータがフレーム構造を持つ記録デー
タに変換される。フレーム上回路５では、必要に応じて
エラー訂正符号の符号化がなされる。フレーム化回路５
の出力端子６には、記録データが取り出され、図示せず
も、回転ヘッドにより磁気テープに記録される。

３次元ブロック単位の符号化を行うものであれば、AD
RCに限らず、他の符号化方法を適用しても良い。

シャフリング回路２は、フィールドメモリ7A,7Bを有
し、これらのフィールドメモリ7A,7Bに対して入力ディ
ジタルビデオ信号がスイッチ回路８を介して１フィール
ド毎に書き込まれる。また、フィールドメモリ7A,7Bか
ら交互に読み出された１フィールド分のデータがスイッ
チ回路９を介してブロック化回路３に供給される。スイ
ッチ回路８とスイッチ回路９とは、１フィールド毎に切
り替えられると共に、逆相で動作する。例えば、一方の
スイッチ回路８が端子ａ側に接続されるフィールドで
は、他方のスイッチ回路９が端子ｂ側に接続される。

フィールドメモリ7A,7Bへのデータの書き込み又はこ
れらのフィールドメモリ7A,7Bからのデータの読み出し
の際に、シャフリングのために、書き込みアドレス及び
読み出しアドレスが異なるように制御される。一例とし
て、フィールドメモリ7A,7Bに対して、入力ディジタル
ビデオ信号が入力の順序（即ち、テレビジョン走査の順
序）で書き込まれ、フィールドメモリ7A,7Bから入力と
異なる順序でディジタルビデオ信号が読み出される。

第３図は、シャフリングについて概念的に示すもの
で、入力ディジタルビデオ信号が一方のフィールドメモ
リに入力の順序で書き込まれ、この一方のフィールドメ
モリの内容が次のフィールド期間に読み出される。シャ
フリングは、第３図において番号を付した２次元領域の
単位で行われる。連続する４フィールド（２フレーム）
の対応する位置の４個の２次元領域の集合で３次元ブロ
ックが形成される。フィールドメモリからの読み出し時
に、入力フィールド中の空間的に近接した２次元領域
（第３図においては、一例として９個の２次元領域が図
示されている。）が空間的に離れるように読み出しアド
レスが制御され、シャフリングされた出力フィールドが
得られる。このシャフリングにより、VTRの記録／再生
の過程で生じたバーストエラーが分散され、再生画像中
で、エラーが目立たなくされる。

b.再生側及びディシャフリング回路第２図は、再生側の全体の構成を示し、第２図におい
て、11で示す入力端子には、VTRにより再生されたディ
ジタル再生信号が供給される。このディジタル再生信号
がフレーム分解回路12に供給され、ブロック毎のダイナ
ミックレンジDR,最小値MINとコード信号DTとが分離され
る。フレーム分解回路12の出力信号がADRCデコーダ13に
供給され、元の画素データが復元される。ADRCデコーダ
13の出力信号は、ブロックの順序であるため、ブロック
分解回路14に供給される。ブロック分解回路14の出力信
号が破線で囲んで示すディシャフリング回路15に供給さ
れる。ディシャフリング回路15は、記録側のシャフリン
グ回路２と逆に、データの順序を元の順序即ち、テレビ
ジョン走査の順序に戻すもので、その出力端子16に再生
ディジタルビデオ信号が得られる。

ディシャフリング回路15は、シャフリング回路２と同
様に、２個のフィールドメモリ17A,17Bとスイッチ回路1
8,19とから構成されている。スイッチ回路18,19は、フ
ィールドメモリ17Aと接続された端子ａとフィールド17B
と接続された端子ｂとを夫々有している。あるフィール
ドでは、これらのスイッチ回路18,19は、端子ａ側に接
続され、フィールドメモリ17Aが書き込み動作を行い、
フィールド17Bが読み出し動作を行う。次のフィールド
では、スイッチ回路18,19の接続状態が変化し、端子ｂ
を選択する状態となる。従って、フィールドメモリ17A
が読み出し状態となり、フィールドメモリ17Bが書き込
み状態となる。読み出しアドレス及び書き込みアドレス
の一方を制御するすることにより、シャフリングがされ
てない状態に戻される。

c.ブロック及びブロック化回路第４図は、この一実施例における３次元ブロックを示
すもので、第４図において、f1,f2,f3,f4は、時間的に
連続する４フィールドの２次元領域を夫々示す。１個の
２次元領域の大きさは、（２×４画素）とされている。
従って、１ブロックには、32個の画素データが含まれ
る。ブロック化回路３は、フィールド毎のシャフリング
された画素データを〔フィールドf1のラインL11→フィ
ールドf1のラインL12→フィールドf2のラインL21→フィ
ールドf2のラインL22→フィールドf3のラインL31→フィ
ールドf3のラインL32→フィールドf4のラインL41→フィ
ールドf4のラインL42〕（各ライン内の４個の画素デー
タの順序は、走査順序）の順序に変換する。

第５図Ａは、ブロック化回路３の一例の基本的構成を
示し、第５図Ｂは、ブロック分解回路14の基本的構成を
示す。第５図Ａで41で示す入力端子からの入力データ
は、２フレームメモリ42に供給され、時間軸方向のブロ
ック化の処理がなされる。即ち、１ブロックを構成する
時間的に連続する２フレーム（４フィールド）の入力デ
ータの順序が変換される。４フィールドf1,f2,f3,f4の
夫々の第１番目のラインをL11,L21,L31,L41とすると、
２フレームメモリ42により、〔L11→L21→L31→L41〕の
順序にデータの順序が変更される。第２番目のラインも
同様の順序にデータの順序が変更される。

２フレームメモリ42の出力データが９ラインメモリ43
（９ライン分の容量を有する。）に供給される。この９
ラインメモリ43は、水平及び垂直方向のブロック化を行
う。第４図に示すブロックの場合では、L11,L12 L21
L22・・・・L41,L42のラインに含まれる全データが９ラ
インメモリ43に書き込まれる。そして、９ラインメモリ
43から出力端子44には、４画素データ毎に区切られた順
序（即ち、ブロックの順序）の出力データが得られる。
９ライン分の容量を用意しているのは、後述のように、
１ライン内の画素数が８で割り切れない時に対処するた
めである。

第５図Ｂにおいて、45で示す入力端子にブロックの順
序の入力データが供給され、９ラインメモリ46に供給さ
れる。９ラインメモリ46により、水平及び垂直方向のブ
ロック分解がなされ、９ラインメモリ46の出力データが
２フレームメモリ47に供給される。この２フレームメモ
リ47により、時間軸方向のブロック分解がされ、出力端
子48には、テレビジョン走査と同様の順序の出力データ
が得られる。

２フレームメモリ及び９ラインメモリは、ブロック化
回路２及びブロック分解回路15に対して兼用することが
できる。第６図は、ブロック化／ブロック分解回路の一
例を示す。第６図では、51が２フレームメモリを示し、
52が９ラインメモリを示す。

２フレームメモリ51のデータ入力／データ出力側に
は、スイッチ回路S1及びスイッチ回路S2が夫々接続さ
れ、９ラインメモリ52のデータ入力／データ出力側に
は、スイッチ回路S3及びスイッチ回路S4が夫々接続され
る。データ入力端子53及びデータ出力端子54には、スイ
ッチ回路S5及びS6が夫々接続される。２フレームメモリ
51には、アドレス信号供給路にスイッチ回路S7及びS8が
夫々接続され、９ラインメモリ52には、同様にアドレス
信号供給路にスイッチ回路S9及びS10が夫々接続されて
いる。スイッチ回路S7の出力信号が２フレームメモリ51
に対してライトアドレスとして供給され、スイッチ回路
S8の出力信号が２フレームメモリ51に対してリードアド
レスとして供給される。また、スイッチ回路S9の出力信
号が９ラインメモリ52に対してライトアドレスとして供
給され、スイッチ回路S10の出力信号が９ラインメモリ5
2に対してリードアドレスとして供給される。

２フレームメモリ51に対するアドレス信号は、フレー
ムメモリ制御回路55及び56により生成され、９ラインメ
モリ52に対するアドレス信号は、ラインメモリ制御回路
57及び58により生成される。フレームメモリ制御回路55
及び56の間では、タイミング信号の受け渡しがなされ、
同様に、ラインメモリ制御回路57及び58の間でタイミン
グ信号の受け渡しがなされる。

スイッチ回路S1〜S10とフレームメモリ制御回路55と
ラインメモリ制御回路57とには、端子ｔからモード切り
替え信号が供給され、ブロック化動作とブロック分解動
作との切り替えがなされる。ブロック化回路３として機
能する時には、スイッチ回路S1〜S10は、第６図に示す
ように、端子ａ側に接続され、ブロック分解回路14とし
て機能する時には、スイッチ回路S1〜S10が端子ｂ側に
も接続される。

スイッチ回路S1〜S10が端子ａ側に接続される時に
は、入力端子53からの入力データがスイッチ回路S5とS1
とを介して２フレームメモリ51に書き込まれ、２フレー
ムメモリ51から読み出されたデータがスイッチ回路S2及
びS3を介して９ラインメモリ52に書き込まれる。９ライ
ンメモリ52から読み出されたデータがスイッチ回路S4及
びS6を介して出力端子54に取り出される。このブロック
化動作時には、フレームメモリ制御回路55により形成さ
れたアドレス信号がライトアドレスとして、２フレーム
メモリ51に供給され、フレームメモリ制御回路56により
形成されたアドレス信号がリードアドレスとして２フレ
ームメモリ51に供給される。同様に、ラインメモリ制御
回路57により形成されたアドレスがライトアドレスとし
て、９ラインメモリ52に供給され、ラインメモリ制御回
路58により形成されたアドレスがリードアドレスとし
て、９ラインメモリ52に供給される。

スイッチ回路S1〜S10が端子ｂ側に接続されるブロッ
ク分解動作時には、入力端子53からの入力データがスイ
ッチ回路S5及びS3を介して９ラインメモリ52に書き込ま
れ、９ラインメモリ52から読み出されたデータがスイッ
チ回路S4及びS1を介して２フレームメモリ51に書き込ま
れ、２フレームメモリ51から読み出されたデータがスイ
ッチ回路S2及びS6を介して出力端子54に取り出される。
このブロック分解動作時には、フレームメモリ制御回路
55及びラインメモリ制御回路57によりリードアドレスが
形成され、フレームメモリ制御回路56及びラインメモリ
制御回路58により、ライトアドレスが形成される。即
ち、ブロック化動作とブロック分解動作とでは、２フレ
ームメモリ51及び９ラインメモリ52に対するアドレス信
号は、ライトアドレスとリードアドレスとが逆の関係と
なる。

d.2フレームメモリのアドレス制御ブロック化を行う場合の２フレームメモリ51のアドレ
ス制御について以下に説明する。このアドレス制御は、
〔ライト１→リード１→ライト２→リード２〕の順序で
４フレームで完結するように、周期的になされる。第７
図，第８図，第９図，第10図は、簡単のため、１フィー
ルドが12ラインで構成されるとした時のアドレス制御を
示している。２フレームメモリのアドレスは、Ax,Ay,Az
により与えられる。Axが水平方向（画素単位）のアドレ
スを示し、Ayが垂直方向（ライン単位）のアドレスを示
し、Azが時間方向（フィールド単位）のアドレスを示
す。

シャフリングされた入力ディジタルビデオ信号は、最
初にライト１のアドレス制御により２フレームメモリに
書き込まれる。アドレス制御がライン１のモードでなさ
れる時には、第７図Ａに，第７図Ｂ及び第７図Ｃに示す
ように、入力の順序でもって２フレームメモリに書き込
まれる。即ち、アドレスAz（第７図Ｃ）が入力データの
１フィールド毎にステップ的に増加され、アドレスAy
（第７図Ｂ）が１フィールド内で１ライン毎に０から12
迄にステップ的に増加される。

ライト１で書き込まれたデータは、リード１のアドレ
ス制御により、２フレームメモリから読み出される。第
８図A,第８図B,第８図Ｃに示すように、リード１では、
４フィールドの対応する４ラインが順番に読み出され
る。即ち、アドレスAy（第８図Ｂ）が（０〜11）の中の
所定のラインに固定されている状態で、アドレスAz（第
８図Ｃ）が0,1,2,3と変化される。上述のライト１及び
リード１の動作により、２フレームメモリを使用した時
間軸方向のブロック化がなされる。

ライト１で書き込まれた入力データの次の４フィール
ドの入力データは、ライト２により２フレームメモリに
書き込まれる。第９図A,第９図B,第９図Ｃに示すよう
に、ライト２では、１フィールドを４分割し、1/4フィ
ールド分のデータの書き込みの後に次のフィールドの1/
4フィールド分のデータを書き込むように、1/4フィール
ドずつの書き込みがなされる。即ち、１フィールドが12
ラインの場合では、１フィールド３ライン毎に分割さ
れ、アドレスAz（第９図Ｃ）が所定の値の間で、アドレ
スAy（第９図Ｂ）が３ライン分の変化を繰り返す。

このライト２で書き込まれたデータは、リード２のア
ドレス制御により、読み出される。第10図A,第10図B,第
10図Ｃに示すように、リード２では、同一フィールドの
1/4フィールドの夫々の先頭のラインが最初に読み出さ
れ、次に夫々の２番目のラインが読み出される。この読
み出し動作がその１フィールドに関して、終了すると、
次のフィールドに関して、同様の読み出し動作がなされ
る。即ち、アドレスAz（第10図Ｃ）が所定の値とされる
１フィールド期間で、アドレスAy（第10図Ｂ）が（0,3,
6,9）（1,4,7,10）（2,5,8,11）と変化する。

ライト２で書き込まれた次のデータは、再びライト１
のアドレス制御により、２フレームメモリに書き込まれ
る。以上のアドレス制御により、２フレームメモリから
の読み出しデータは、時間的に連続する４フィールドの
データの第１ライン同士が順番に出力され、次に、この
４フィールドの第２ライン同士が順番に出力され、以下
同様にして、４フィールドの対応するラインが順次出力
される。

第11図は、１フィールドが12ラインで構成されるとし
た時の２フレームメモリにおけるライン動作とリード動
作の位相関係を示す図である。第11図において、垂直方
向の線は、１ラインのデータが２フレームメモリの対応
するアドレスを占有している期間と対応した長さを示し
ている。即ち、この垂直方向の線の上側の一端のタイミ
ングで書き込まれたデータがその下側の他端のタイミン
グで読み出される。入力データのフィールドの順序が
〔f01→f02→f03→f04→f11→f12・・・・・・・・f23
→f24〕の場合に、最初の４フィールドの入力データが
ライト１のアドレス制御により、２フレームメモリに順
次書き込まれ、次に、このデータがリード１のアドレス
制御により、２フレームメモリから順次読み出される。
このリード１の期間の途中から、次のフィールドf11の
入力データがライト２のアドレス制御により、２フレー
ムメモリに書き込まれる。ライト２の期間の途中から、
この書き込まれたデータがリード２のアドレス制御によ
り、読み出される。リード２の期間の途中から、次のフ
ィールドf21の入力データがライト１のアドレス制御に
より書き込まれる。この第11図に示されるように、垂直
方向の線が重ならず、従って、入力データが過不足なく
２フレームメモリに書き込まれると共に、欠落を生ぜず
に読み出される。

一般的には、ライト１の最初に書き込まれたデータの
リード１による読み出しは、１フィールドのライン数を
Nfとすると、（3Nf−３）のラインのタイミングでなさ
れる。

以上は、ブロック化動作の時の２フレームメモリのア
ドレス制御である。ブロック分解時のアドレス制御は、
ライトアドレスとリードアドレスとを入れ替えたものと
なる。

前述のブロック化の時になされるアドレス制御を行う
ためのアドレスカウンタの具体例を第12図に示す。第12
図において、CTxは、アドレスAxを発生するためのカウ
ンタを示し、CTy−1,CTy−２は、アドレスAyを発生する
ためのカウンタを示し、CTzは、アドレスAzを発生する
ためのカウンタを示す。カウンタCTxは、１ラインに含
まれる画素数をNhとする時に（０〜Nh−１）のカウント
範囲を持ち、１カウントの重みが１である。カウンタCT
y−１は、アドレスAyの最大値をNv（＝４×m,但し、ｍ
は自然数）とする時に（０〜1/4Nv−１）のカウント範
囲を持ち、１カウントの重みが１である。カウンタCTy
−２は、（０〜３）のカウント範囲を持ち、１カウント
の重みが1/4Nvである。カウンタCTzは、（０〜３）のカ
ウント範囲を持ち、１カウントの重みが１（１フィール
ド）である。

４個のカウンタCTx,CTy−1,CTy−2,CTzは、下位のカ
ウンタのキャリー出力を上位のカウンタに伝達する構成
とされている。第12図Ａは、下位のカウンタから上位の
カウンタに順番にキャリー出力を伝達し、ライト１の場
合のアドレス信号が形成される。

第12図Ｂに示すように、カウンタCTxのキャリー出力
がカウンタCTzに伝達され、カウンタCTzのキャリー出力
がカウンタCTy−１に伝達され、カウンタCTy−１のキャ
リー出力がカウンタCTy−２に伝達される構成によっ
て、リード１の場合のアドレスが形成される。

第12図Ｃに示すように、カウンタCTxのキャリー出力
がカウンタCTy−１に伝達され、カウンタCTy−１のキャ
リー出力がカウンタCTzに伝達され、カウンタCTzのキャ
リー出力がカウンタCTy−２に伝達される構成によっ
て、ライト２の場合のアドレスが形成される。

第12図Ｄに示すように、カウンタCTxのキャリー出力
がカウンタCTy−２に伝達され、カウンタCTy−２のキャ
リー出力がカウンタCTy−１伝達され、カウンタCTy−１
キャリー出力がカウンタCTzに伝達される構成によっ
て、リード２の場合のアドレスが形成される。

この第12図から明らかなように、アドレスカウンタ
は、４種類のアドレス制御に応じた系統が必要である。
しかしながら、ライト１とライト２のは、時間的に重複
せず、ライト動作時のアドレス制御のためのカウンタの
構成が一つで済み、ライト１とライト２との切り替え
は、ゲート回路により、カウンタ同士の接続関係を切り
替えれば良い。同様に、リード動作時のアドレス制御の
ためのカウンタの構成が一つで良く、リード１とリード
２とは、カウンタ同士の接続関係の切り替えで変更でき
る。

e.9ラインメモリのアドレス制御前述の２フレームメモリを用いたブロック化により、
時間的に連続する４フィールドの中で、３次元ブロック
を構成するのに必要な（２ライン×４＝８ライン）のデ
ータが連続する時間方向のブロック化がされた。次に、
９ラインメモリにより、各ラインが４画素データ毎に区
切られ、上記の８ラインに夫々属する４画素がまとめら
れる水平及び垂直方向のブロック化がなされる。

この９ラインメモリを用いたブロック化について以下
に説明する。理解の容易のため、１フィールドが８ライ
ンからなり、各ライン内の画素数が８で割り切れる数
（8n）とする。９ラインメモリのアドレス制御は、〔ラ
イト１→リード１→ライト２→リード２〕の周期でなさ
れる。

第13図Ａに示すように、最初の８ラインの入力データ
は、入力される順序で９ラインメモリに書き込まれる
（ライト１）。９ラインメモリの第９番目のラインに
は、データの書き込みがされない。次の８ラインの入力
データは、第14図Ａに示すように、各ラインが８分割さ
れて形成されたｎ画素毎に８個のラインに夫々書き込ま
れる（ライト２）。

ライト１のアドレス制御により書き込まれたデータの
読み出しは、第13図Ｂに示すように、垂直方向に同一の
位置の画素毎に読み出される（リード１）。この連続す
る４個の列のデータ（計32画素データ）が１個の３次元
ブロックを構成する。また、ライト２のアドレス制御に
より書き込まれたデータの読み出しは、第14図Ｂに示す
ように、各ラインの水平方向に４画素毎に飛び飛びにな
される（リード２）。１ラインの読み出しが終わると、
次のラインが同様に読み出される。リード２のアドレス
制御で読み出されたデータは、リード１のアドレス制御
で読み出されたデータと同様に、時間的に連続する32個
の画素データが１個の３次元ブロックを形成する。

上述の９ラインメモリのアドレス制御に関して、１ラ
イン中の画素数Nhが32個（ｎ＝４）の場合を例に説明す
る。ライト１のアドレス制御時には、第15図Ａ及び第15
図Ｂに示すように、アドレスAyが（0,1,2,・・・７）と
増加し、アドレスAyが所定の値の期間内で、アドレスAx
が（0,1,2,・・・31,32（＝０））と増加する。

リード１のアドレス制御の時は、第16図Ａ及び第16図
Ｂに示すように、アドレスAxが所定の値の期間でアドレ
スAyが（0,1,2・・・7,8（＝０））と増加し、同一の位
置にある画素が各ラインから順次読み出される。

ライト２のアドレス制御時には、第17図Ａ及び第17図
Ｂに示すように、アドレスAxが（0,1,2,3）と変化する
毎にアドレスAyがインクリメントされる。

リード２のアドレス制御時には、第18図Ａ及び第18図
Ｂに示すように、アドレスAyは、32画素データの期間毎
にインクリメントし、アドレスAxは、４画素毎に飛び飛
びの値（0,4,8,・・・・28）（1,5,9,・・・・29）・・
・・（3,7,11,・・・・31）を持つように変化される。

第19図は、９ラインメモリにおけるライト動作とリー
ド動作の位相関係を示す図である。前述の第11図と同様
に、第19図において、閉領域は、１ラインのデータが９
ラインメモリの所定のアドレスを占有している期間を示
している。即ち、この閉領域の上側の一端のタイミング
で書き込まれたデータがその下側の他端のタイミングで
読み出される。入力データの最初の８ラインの入力デー
タがライト１のアドレス制御により、９ラインメモリに
順次書き込まれ、次に、このデータがリード１のアドレ
ス制御により、９ラインメモリから順次読み出される。
このリード１の期間の途中から、次の８ラインの入力デ
ータがライト２のアドレス制御により、９ラインメモリ
に書き込まれる。ライト２の期間の途中から、この書き
込まれたデータがリード２のアドレス制御により、読み
出される。リード２の期間の途中から、次の８ラインの
入力データがライト１のアドレス制御により書き込まれ
る。この第19図に示されるように、閉領域が互いに重な
らず、従って、入力データが過不足なく９ラインメモリ
に書き込まれると共に、欠落を生ぜずに読み出される。

一般的には、８ラインの入力データの最初に９ライン
メモリに書き込まれたデータは、（7Nh−７）のデータ
のタイミングにおいて読み出される。

以上は、ブロック化動作の時の９ラインメモリのアド
レス制御である。ブロック分解時のアドレス制御は、ラ
イトアドレスとリードアドレスとを入れ替えたものとな
る。

また、１ライン内の画素数Nhが８で割り切れない場合
のアドレス制御について以下に説明する。前述と同様
に、〔ライト１→リード１→ライト２→リード２〕の周
期でもってアドレス制御がなされる。

第20図Ａに示すように、ライト１のアドレス制御で
は、入力データが入力の順序で第１ラインから順次書き
込まれる。１ライン内の画素数Nhと対応した水平方向の
アドレスを９ラインメモリが有している。この画素数Nh
は、（8n＋Δ）である。ライト１のアドレス制御で書き
込まれたデータは、リード１のアドレス制御により９ラ
インメモリから読み出される。第20図Ｂに示すように、
リード１では、垂直方向において同一の位置にある画素
データが順次読み出される。これらのライト１及びリー
ド１のアドレス制御は、１ライン内の画素数Nhが８で割
り切れる場合と同じものである。

次の８ラインの入力データの書き込み時には、夫々ｎ
個の画素データからなる群とmod.（Nh,8）の画素からな
る１個の群とに分けて、これらの群を第21図Ａに示すよ
うに、９ラインにわたって書き込む（ライト２）。ライ
ト２のアドレス制御で書き込まれたデータは、リード２
のアドレス制御により９ラインメモリから読み出され
る。第21図Ｂに示すように、リード２では、４個の画素
毎に水平方向に飛び飛びに読み出しがなされる。

１ラインの画素数Nhが８で割り切れない場合のアドレ
ス制御に関して、（Nh＝34）として説明する。第22図
は、ライト１の動作により、データを書き込む時のアド
レスAx及びAyを示す。アドレスAy（第22図Ｂ）は、（0,
1,2,・・・７）と、34画素毎に増加され、アドレスAyが
所定の値の期間内にアドレスAx（第22図Ａ）が（0,1,2,
・・・・34）と増加される。

上述のライト１の動作により、書き込まれたデータ
は、リード１の動作により、読み出される。第23図は、
リード１の動作により、データを読み出す時のアドレス
Ax及びAyを示す。リード１では、垂直方向に関して同一
の位置の画素データを各ラインから順次読み出すので、
アドレスAx（第23図Ａ）が（0,1,2,・・・・34）と、８
画素毎に増加され、アドレスAxの所定の値の期間内にお
いて、アドレスAy（第23図Ｂ）が（0,1,2,・・・・７）
と変化される。

第24図は、ライト２の動作により、データを書き込む
時のアドレスAx及びAyを示す。１ライン分の34画素の入
力データが供給される期間内で、アドレスAy（第24図
Ｂ）が４画素毎に（0,1,2,・・・８）と変化される。ま
た、この４画素の期間内で、アドレスAx（第24図Ａ）が
（0,1,2,3）と変化される。

このライト２で書き込まれたデータは、リード２の動
作により９ラインメモリから読み出される。第25図Ｂに
示すように、アドレスAyは、１ラインの期間毎に（0,1,
2・・・８）と変化する。アドレスAyが所定の値の１ラ
インの期間において、アドレスAx（第25図Ａ）が４個毎
に飛び飛びに変化し、アドレスAxの４回の変化により、
１ラインのデータの読み出しがなされる。

前述の水平及び垂直方向に関するブロック化の時にな
されるアドレス制御を行うためのアドレスカウンタの具
体例を第26図に示す。第26図において、CTx−１及びCTx
−２は、アドレスAxを発生するためのカウンタを示し、
CTyは、アドレスAyを発生するためのカウンタを示す。
カウンタCTx−１は、〔０〜int（Nh/8）−１〕のカウン
ト範囲を持ち、１カウントの重みが１画素（但し、水平
方向）である。カウンタCTx−２は、（０〜８）のカウ
ント範囲を持ち、１カウントの重みがint（Nh/8）（但
し、水平方向）である。カウンタCTyは、（０〜８）の
カウント範囲を持ち、１カウントの重みが１（但し、垂
直方向）である。

第26図Ａは、ライト１のアドレス制御を行う時のカウ
ンタ及びゲート回路の接続構成である。第26図Ｂは、リ
ード１のアドレス制御を行う時のカウンタ及びゲート回
路の接続構成である。第26図Ｃは、ライト２のアドレス
制御を行う時のカウンタ及びゲート回路の接続構成であ
る。第２図Ｄは、リード２のアドレス制御を行う時のカ
ウンタ及びゲート回路の接続構成である。

この第26図から明らかなように、アドレスカウンタ
は、４種類のアドレス制御に応じた系統が必要である。
しかしながら、２フレームメモリの制御と同様に、ライ
ト１とライト２とは、時間的に重複せず、ライト動作時
のアドレス制御のためのカウンタの構成が一つで済み、
ライト１とライト２との切り替えは、ゲート回路によ
り、カウンタ同士の接続関係を切り替えれば良い。ま
た、リード動作時のアドレス制御のためのカウンタの構
成が一つで良く、リード１とリード２とは、カウンタ同
士の接続関係の切り替えで変更できる。

〔発明の効果〕

この発明に依れば、３次元ブロックのブロック化回路
の前段にシャフリング回路を配置することにより、シャ
フリング回路の必要とするメモリ容量を低減することが
できる。

【図面の簡単な説明】

第１図はこの発明によるシャフリング回路が使用される
ディジタルVTRの記録側の構成を示すブロック図、第２
図はディシャフリング回路が使用されるディジタルVTR
の再生側の構成を示すブロック図、第３図はシャフリン
グの概略を示す略線図、第４図はこの一実施例における
３次元ブロックの説明のための略線図、第５図及び第６
図はブロック化回路及びブロック分解回路のブロック
図、第７図，第８図，第９図及び第10図はブロック化回
路に設けられた２フレームメモリのアドレス制御の説明
のための略線図、第11図は２フレームメモリのアドレス
制御の説明のための略線図、第12図は２フレームメモリ
のアドレスカウンタの構成を示すブロック図、第13図及
び第14図は９ラインメモリへのデータの書き込み及び読
み出しを説明するための略線図、第15図，第16図，第17
図，第18図及び第19図は９ラインメモリのアドレス制御
の説明のための略線図、第20図及び第21図は９ラインメ
モリへのデータの書き込み及び読み出しの他の例を説明
するための略線図、第22図，第23図，第24図及び第25図
はアドレス制御の他の例の説明のための略線図、第26図
は９ラインメモリのアドレスカウンタの構成を示すブロ
ック図、第27図及び第28図はシャフリング回路の一例及
び他の例の構成を夫々示すブロック図である。図面における主要な符号の説明 1:ディジタルビデオ信号の入力端子、2:シャフリング回
路、3:ブロック化回路、14:ブロック分解回路、15:ディ
シャフリング回路、51:2フレームメモリ、52:9ラインメ
モリ、53:データ入力端子、54:データ出力端子、55,56:
フレームメモリ制御回路、57,58:ラインメモリ制御回
路。

Claims

(57)【特許請求の範囲】

【請求項１】走査の順序を持つ入力ディジタルビデオ信
号が１フィールド毎に交互に書き込まれると共に、上記
書き込みと逆相で１フィールド毎にディジタルビデオ信
号が読み出され、書き込みアドレス及び読み出しアドレ
スが異なるように制御されることにより、１フィールド
を分割してなる２次元領域の単位でデータの順序が上記
走査の順序と異ならされた出力ディジタルビデオ信号を
得るための第１及び第２のフィールドメモリと、上記第１及び第２のフィールドメモリからの読み出しデ
ータが供給され、時間的に連続する複数フィールドに夫
々属する上記２次元領域からなる３次元ブロック毎の順
序の出力データを得るためのブロック化回路とからなることを特徴とするビデオ信号の順序変換回路。
【請求項２】第１及び第２のフィールドメモリに対し
て、走査の順序を持つ入力ディジタルビデオ信号を１フ
ィールド毎に交互に書き込むと共に、上記第１及び第２
のフィールドメモリから上記書き込みと逆相で１フィー
ルド毎にディジタルビデオ信号を読み出し、書き込みア
ドレス及び読み出しアドレスが異なるように制御するこ
とにより、１フィールドを分割してなる２次元領域の単
位でデータの順序が上記走査の順序と異ならされた出力
ディジタルビデオ信号を得るシャフリングのステップ
と、上記第１及び第２のフィールドメモリからの読み出しデ
ータを受けとり、時間的に連続する複数フィールドに夫
々属する上記２次元領域からなる３次元ブロック毎の順
序の出力データを形成するブロック化のステップとからなることを特徴とするビデオ信号の順序変換方法。