JP3440508B2 - 画像データ変換装置及びディジタル画像記録装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、画像データをシャフ
リングする機能或るいはデ・シャフリングする機能を有
する画像データ変換装置、及びかかる画像データ変換装
置を具えたディジタル画像記録装置に関する。

【０００２】

【従来の技術】一般にディジタル画像記録装置、例え
ば、ディジタルＶＴＲにおいては、再生時に現れるエラ
ー部分を分散させてエラー訂正能力を向上させるために
記録時にシャフリングが行われているが、このシャフリ
ング操作は、ＤＣＴ変換により画像圧縮を行って記録す
る画像圧縮記録方式ディジタルＶＴＲにおいては、記録
系でのＤＣＴ変換後の量子化の際の量子化ステップのバ
ラツキを小さくして画像圧縮効率を向上させる機能を持
つ点からも重要な信号処理として採用されている。

【０００３】かかる画像圧縮記録方式ディジタルＶＴＲ
（以下、ディジタルＶＴＲという）におけるシャフリン
グ及びデ・シャフリング操作について、図１６に示す記
録系及び再生系の信号処理ブロック回路を基に説明す
る。

【０００４】この図において、記録系においてはＹ，Ｒ
−Ｙ，Ｂ−Ｙの各信号から構成される入力コンポーネン
トビデオ信号を、まず、ＡＤ変換器１〜３へ供給し、こ
こで、サンプル周波数をＹ信号については１３．５ＭＨ
ｚ、色差信号についてはその１／４のサンプル周波数と
してＡＤ変換を行う。次に、これらのＹ，Ｒ−Ｙ，Ｂ−
Ｙ信号のＡＤ変換出力からそれぞれの有効エリア（例え
ば、ＮＴＳＣ方式では、奇数フィールドにおける２３Ｈ
〜２６２Ｈの２４０ライン及び偶数フィールドにおける
２８５Ｈ〜５２４Ｈの２４０ラインの各ラインにおける
有効走査期間）のデータ（以下、これらのデータをＤ
Ｙ，ＤＲ，ＤＢと書く）のみを抽出してブロッキング及
びシャフリングのための回路４へ供給する。

【０００５】そして、この回路において各有効エリアデ
ータＤＹ，ＤＲ，ＤＢは、１フィールド毎にブロッキン
グ及びシャフリングが行われる。即ち、図１７の（１）
に示される水平方向７２０サンプル、垂直方向２４０ラ
インで構成される１フィールド分のＤＹ、並びに同図の
（２）に示される水平方向１８０サンプル、垂直方向２
４０ラインで構成される１フィールド分のＤＲ及びＤＢ
について、１ブロックを水平方向８サンプル、垂直方向
４サンプルとしてブロック化する（この水平方向８サン
プル、垂直方向４サンプルからなるブロックをＤＣＴブ
ロックという）。

【０００６】これにより、ＤＹについては、水平方向９
０個、垂直方向６０個、計５４００個のＤＣＴブロック
を、ＤＲ及びＤＢについては水平方向２２．５個、垂直
方向６０個、計１３５０個のＤＣＴブロックをそれぞれ
得る。このようにブロック化された信号は、前述のよう
に画像データの圧縮効率を上げるため及び再生時のエラ
ー部分を分散させるためにシャフリングを施される。

【０００７】次に、シャフリングの具体的態様を図１８
を用いて説明する。この図は、前述のＤＹ或いはＤＲ或
いはＤＢの１フィールド分のデータを示したものであ
り、この図の縦と横は、それぞれ実際の１フィールドの
画面の縦と横に対応する。そして、この１フィールド分
のデータを、図示されるように横方向の５個のエリアＡ
〜Ｆに５等分し、この５等分されたエリアを更に縦方向
に１０個のサブエリアに等分して合計５０個のサブエリ
アＡ０〜Ａ９，Ｂ０〜Ｂ９，Ｆ０〜Ｆ９，Ｄ０〜Ｄ９，
Ｅ０〜Ｅ９を形成する。

【０００８】このように１画面分のデータを分割して行
われるシャフリング操作について、まず、ＤＲの場合に
ついて説明する。ＤＲの場合、１画面全体は１３５０個
のＤＣＴブロックから構成されるので、上記の各サブエ
リアは２７個のＤＣＴブロックから構成される（但し、
画面の右端部分では、ＤＣＴブロックは半分しか形成さ
れないので、上下の隣接するブロックを合成して１個の
ＤＣＴブロックを形成するものとする）。

【０００９】ここで、１つのサブエリア内に含まれる２
７個のＤＣＴブロックをそのサブエリアのアルファベッ
トの小文字にｉ−ｊを付して表す（但しｉ＝０，１，
２，・・・，９、ｊ＝１，２，・・・，２７）。参考の
ために、Ａ０，Ｂ０，Ｆ０，Ｄ０，Ｅ０の各サブエリア
における１番目のＤＣＴブロックと２７番目のＤＣＴブ
ロックとを各サブエリア内に簡略化して示してある。そ
して、この１フィールド分のデータを構成するＤＣＴブ
ロックを、この図の下に記載されているような順序に従
って読み出して記録することによりシャフリングが実行
される。

【００１０】即ち、Ｆ，Ｂ，Ｄ，Ａ，Ｅの順序に従っ
て、まずサブエリアＦ０，Ｂ０，Ｄ０，Ａ０，Ｅ０の各
々の１番目のＤＣＴブロックｆ０−１，ｂ０−１，ｄ０
−１，ａ０−１，ｅ０−１を読み出す。次に、これらの
サブエリアの２番目のＤＣＴブロックｆ０−２，ｂ０−
２，ｄ０−２，ａ０−２，ｅ０−２を読み出し、更に、
３番目以降のＤＣＴブロックの読み出しを順次進めてい
って２７番目のＤＣＴブロックまでの読み出しを終了し
たら、次には、サブエリアＦ１，Ｂ１，Ｄ１，Ａ１，Ｅ
１のＤＣＴブロックの読み出しを同様に実行する。そし
て、これらの動作を繰り返してサブエリアＦ９，Ｂ９，
Ｄ９，Ａ９，Ｅ９の２７番目のＤＣＴブロックまでの読
み出しを終了することによって、１フィールド分の全て
のＤＲの読み出しが終了する。

【００１１】そして、ＤＢのシャフリング操作において
もＤＲの場合と同じ順序で１フィールド分のＤＢのＤＣ
Ｔブロックの読出が実行される。また、ＤＹのシャフリ
ング操作においては、ＤＹはＤＲに比し４倍のデータ量
を持ちＤＹの各サブエリアにはＤＲの場合の４倍のＤＣ
Ｔブロックが含まれているので、ＤＹの各サブエリアか
らのＤＣＴブロックの読み出しは１度に４個づつのＤＣ
Ｔブロックを読み出すようにする。即ち、この場合、図
１８において読み出されるｆ０−１，ｂ０−１，ｄ０−
１，・・・等は全て４個のＤＣＴブロックで構成され
る。

【００１２】以上のようなＤＹ，ＤＲ，ＤＢに関するシ
ャフリング操作を同時に並行して行い、これらのシャフ
リング出力を次のバッファリングメモリ５へ入力する。
このメモリ５においては、第１フィールドのデータと第
２フィールドのデータとを合成することによりノンイン
ターレース形式の１フレーム分のデータが形成される。
具体的には、ＤＹ，ＤＲ，ＤＢのそれぞれについて同じ
画面位置に対応した第１フィールドのＤＣＴブロックと
第２フィールドのＤＣＴブロックとを間挿することによ
り、水平方向８サンプル垂直方向８サンプルのＤＣＴブ
ロックが形成される。

【００１３】この８サンプル×８サンプルのＤＣＴブロ
ックは、図１７の（３）に示すＤＹの４個のＤＣＴブロ
ックとＤＲ及びＤＢの各１個のＤＣＴブロックの計６個
のＤＣＴブロックからなる構成（これをマクロブロック
といい、このＤＹ，ＤＲ，ＤＢの各ＤＣＴブロックは画
面上の同じ位置に対応したものである）を単位とする時
系列データに変換されてバッファリングメモリ５から圧
縮符号化回路６へ入力される。そして、この圧縮符号化
回路６においてＤＣＴ変換、量子化、ハフマン符号化等
の処理を施されてデータ圧縮された後、記録変調回路
７、記録アンプ等を経て所定の記録符号の形態で記録ヘ
ッドへ供給され、テープ上に記録される。

【００１４】再生系の処理においては、ヘッドにより再
生されたデータは再生アンプ、復調回路１４等を経て画
像圧縮復号化回路１３へ入力され、ここで復号されたデ
ータはバッファリングメモリ１２においてインターレー
ス形式へ変換された後、デ・シャフリング及びデ・ブロ
ッキングのための回路１１へ供給される。この回路１１
において通常のテレビジョンの走査形式に戻された信号
は、ＤＡ変換器８〜１０へ供給されてもとのＹ信号、Ｒ
−Ｙ信号、Ｂ−Ｙ信号が取り出される。

【００１５】以上のような記録再生系を有するディジタ
ルＶＴＲにおいて、従来、ブロッキング及びシャフリン
グのための回路４は、図１９のように構成されている。
この回路について説明すると、入力ＤＹ，ＤＲ，ＤＢは
それぞれ一対のフィールドメモリ２７、２８、２９、３
０、３１、３２へ供給され、これらのフィールドメモリ
は３３、３４或るいは３５、３６からなる書き込み制御
装置及び読み出し制御装置によって動作が制御される。

【００１６】これらの各一対のフィールドメモリにおけ
る書き込み読み出し動作をＤＹの場合について図２０に
示す。ここに示されるように、一方のフィールドメモリ
に１フィールド分の入力データを書き込んでいる間に、
他方のフィールドメモリから図１８で説明した順序に従
って１フィールド分のデータの読出が行われる。

【００１７】次に、図１９の各フィールドメモリにおけ
る書き込み読み出し動作について詳しく説明する。図２
１は、１つのフィールドメモリにおける書き込みアドレ
スと読み出しアドレスの関係を示したものである。この
図において２３Ｈから２６２Ｈまでの１フィールド分の
入力映像信号（この信号はＤＹ，ＤＲ，ＤＢのうちのい
ずれかである）を、０〜９までの１０の区間に等分して
左上に示してある。また、これに対応して、フィールド
メモリの１フィールド分のデータを記憶する領域の先頭
アドレスから最終アドレスまでのアドレス空間をＭ０か
らＭ９までの１０個の領域に等分して示してある。

【００１８】ここで、入力映像信号の区間ｎ（ｎ＝０，
１，２，・・・，９）のデータはフィールドメモリの領
域Ｍｎに記憶されるように構成され、この関係は、図の
斜線αによって表される。一方、シャフリング出力を取
り出すための読み出しアドレスについては、１フィール
ド分のシャフリング出力をこの図の右下に示すように１
０個の区間Ｓ０〜Ｓ９に等分して表すと、図１８から明
らかなように区間Ｓ０の信号は図１８におけるサブエリ
アＦ０，Ｂ０，Ｄ０，Ａ０，Ｅ０の信号を読み出すこと
になる。

【００１９】そして、図１８の各サブエリアと図２１の
メモリアドレスとの対応関係から分かるように、サブエ
リアＦ０の信号は領域Ｍ２内のアドレスを有し、Ｂ０の
信号は領域Ｍ６内のアドレスを有し、Ｄ０の信号は領域
Ｍ８内のアドレスを有し、Ａ０の信号は領域Ｍ０内のア
ドレスを有し、Ｅ０の信号は領域Ｍ４内のアドレスを有
するので、結局、区間Ｓ０の信号を取り出すためには領
域Ｍ２，Ｍ６，Ｍ８，Ｍ０，Ｍ４内のアドレスのデータ
を読み出すことになり、読み出しアドレスは図２１の区
間Ｓ０の上部に表された網点領域内に存在する。同様に
して、区間Ｓ１の信号についてはその読み出しアドレス
は領域Ｍ３，Ｍ７，Ｍ９，Ｍ１，Ｍ５内に存在し、以
下、Ｓ２〜Ｓ９についてもこれらの読み出しアドレスは
図２１に示される網点領域内に存在する。

【００２０】ＤＹについてのフィールドメモリＡ及びＢ
における書き込み及び読み出しアドレスの関係を示すタ
イミングチャートを図２２に示す。この図に示されるよ
うに、入力映像信号のフィールド１、フィールド２、・
・・は、書き込み特性αに従って１フィールド毎にメモ
リＡ及びＢに交互に書き込まれ、また、１フィールド毎
に交互にこれらのメモリから網線領域のアドレスのデー
タが読み出されて、シャフリング出力であるフィールド
〔１〕、フィールド〔２〕、・・・が取り出される（以
下、この明細書においては、入力映像信号のフィールド
Ｎのシャフリング出力をフィールド〔Ｎ〕と表すことに
する）。

【００２１】なお、再生系のデ・シャフリング及びデ・
ブロッキングのための回路１１は、バッファリングメモ
リ１２からのシャフリング形態のＤＹ，ＤＲ，ＤＢの各
ＤＣＴブロックデータ列がそれぞれ上記の回路４と同様
に一対のフィールドメモリへ入力されるように構成さ
れ、この場合は、順次書き込まれた１フィールド分のＤ
ＣＴブロックデータを、通常のテレビジョンの走査形式
の出力信号が得られる順序で読み出す動作が実行され
る。

【００２２】

【発明が解決しようとする課題】以上に説明したよう
に、映像信号をディジタル化して記録或るいは再生を行
う従来の装置では、シャフリング或るいはデ・シャフリ
ングのための処理回路において、処理対象となる各入力
信号について一対のフィールドメモリを使用しており、
このためシステム全体で大量のメモリ容量が必要となっ
ている。そして、これが装置の小型化、低コスト化を実
現する上で大きな問題となっている。

【００２３】

【課題を解決するための手段】本発明は、１画面分ある
いは１画面分以上の画像データを記憶するメモリと、該
メモリへの画像データの書き込み動作を制御する書き込
み制御手段と、該メモリからの画像データの読み出し動
作を制御する読み出し制御手段とを具え、かつ、１画面
分の画像データが書き込まれた上記メモリから、１画面
を分割することにより形成される複数個の区画のそれぞ
れに対応する画像データを、前記読み出し制御手段によ
って所定の順序で読み出すことにより所定のパターンに
変換された画像データを取り出すようにした画像データ
変換装置において、１画面を等分割することによりＭ×
Ｑ個の区画を形成すると共に、メモリは１区画分の画像
データを記憶する記憶領域をＭ×Ｑ個有し、更に、入力
される画像データのＮ番目の画面における所定位置の区
画に対応する画像データが書き込まれる記憶領域は、該
入力画像データの１番目の画面における該所定の区画の
画像データが書き込まれる記憶領域に対して、Ｐ×（Ｎ
−１）ｍｏｄＭ（但し、Ｐは上記所定位置の区画に応じ
て定まる定数）だけシフトした記憶領域であって、前記
書き込み制御手段は、前記読み出し制御手段による１画
面分の画像データの読み出しが終了する以前に、該読み
出し制御手段によって読み出し動作の実行された１区画
分の画像データの記憶領域へ次の１画面を構成する画像
データにおける１区画分の画像データを書き込む動作を
実行するものであることを特徴とする。

【００２４】この場合、１画面を等分割することにより
Ｍ×Ｑ個の区画を形成するようにすると共に、メモリは
１区画分の画像データを記憶する記憶領域をＭ×Ｑ個有
し、更に、入力される画像データのＮ番目の画面におけ
る所定位置の区画に対応する画像データが書き込まれる
記憶領域が、該入力画像データの１番目の画面における
該所定の区画の画像データが書き込まれる記憶領域に対
して、Ｐ×（Ｎ−１）ｍｏｄＭ（但し、Ｐは上記所定の
区画に応じて定まる定数）だけシフトした記憶領域とな
るように読み出し制御手段及び書き込み制御手段を構成
することにより、所定のパターンに変換された画像デー
タを取り出すことができる。

【００２５】また、この他に、読み出し制御手段による
読み出し動作の実行により次の画面の画像データの書き
込みが可能となった記憶領域のうち、最も早く読み出し
動作が行われた記憶領域に次の１画面における１区画分
の画像データが書き込まれるように書き込み制御手段を
構成してもよい。更に、メモリの記憶容量を、１画面分
の画像データより大きくすることにより書き込み読み出
し動作に余裕を持たせることができる。

【００２６】また、本発明は、画像信号が入力されるＡ
／Ｄ変換回路と、該Ａ／Ｄ変換回路の出力信号が入力さ
れるシャフリング回路と、該シャフリング回路の出力信
号が入力されると共に記録符号を出力する信号処理回路
と、を具えたディジタル画像記録装置において、前記シ
ャフリング回路は、１画面分の画像データを記憶するメ
モリと、該メモリへの画像データの書き込みを制御する
書き込み制御手段と、該メモリからの画像データの読み
出しを制御する読み出し制御手段とを具え、前記１画面
を等分割することによりＭ×Ｑ個の区画を形成すると共
に、メモリは１区画分の画像データを記憶する記憶領域
をＭ×Ｑ個有し、更に、入力される画像データのＮ番目
の画面における所定位置の区画に対応する画像データが
書き込まれる記憶領域は、該入力画像データの１番目の
画面における該所定の区画の画像データが書き込まれる
記憶領域に対して、Ｐ×（Ｎ−１）ｍｏｄＭ（但し、Ｐ
は上記所定位置の区画に応じて定まる定数）だけシフト
した記憶領域であって、前記１画面分の画像データが書
き込まれたメモリから、前記読み出し制御手段によって
所定の順序で読み出すことによりシャフリングされた画
像データを出力し、かつ、前記書き込み制御手段は、前
記読み出し制御手段による１画面分の画像データの読み
出しが終了する以前に、該読み出し制御手段によって読
み出し動作の実行された１区画分の画像データの記憶領
域へ次の１画面を構成する画像データにおける１区画分
の画像データを書き込む動作を実行するものであること
を特徴とする。

【００２７】

【作用】１個の画像メモリにおいて、シャフリング或る
いはデ・シャフリングのために１つの画面の画像データ
を読み出している最中に次の画面の画像データを書き込
む動作が実行される。シャフリング出力の奇数フィール
ドとこれに続く偶数フィールドとが間隙を生ずることな
く出力される。

【００２８】

【実施例】本発明によるシャフリング或るいはデ・シャ
フリングのための回路の基本構成を図２３に示す。本発
明は、フィールドメモリの書き込みアドレス及び読み出
しアドレスの制御を工夫することによって、この図に示
されるように１個のフィールドメモリを使用するのみで
もシャフリング或るいはデ・シャフリングを可能とする
ものであり、使用するメモリを半減することができる。

【００２９】上記の基本構成をシャフリング回路に適用
した場合の実施例について、まず、図１及び図２のタイ
ミングチャートを参照して説明する。図１において、上
部にフィールド１〜フィールド３までの入力映像信号
を、下部にフィールド１及びフィールド２のシャフリン
グ出力であるフィールド〔１〕及びフィールド〔２〕を
示す。また、左部分にはフィールドメモリのアドレス空
間を、入力映像信号の図１８におけるエリアＡのデータ
を記憶するアドレス領域Ａ、エリアＢのデータを記憶す
るアドレス領域Ｂ、エリアＦのデータを記憶するアドレ
ス領域Ｆ、エリアＤのデータを記憶するアドレス領域
Ｄ、エリアＥのデータを記憶するアドレス領域Ｅの５個
の領域に分け、更に各領域を０〜９までの１０個の領域
に分割して示してある。この０〜９までの領域をサブ領
域と呼び、それぞれ図１８におけるサブエリア１個分の
データを記憶するアドレス領域となる。

【００３０】そして、この図には、メモリの５０個のサ
ブ領域と入力映像信号の各フィールドの区間０〜９に応
じて、破線或いは実線により矩形状に細分割された多数
の区画が示されているが、これらの区画において、数字
の記入されている区画は、その入力映像信号区間におけ
るそのエリア内のサブエリア１個分のデータが、そのサ
ブ領域のアドレスに記憶されることを表し、かつ、この
区画に記入されている数字は、このサブ領域に記憶され
るデータのサブエリアの番号（図１８の各サブエリア内
に記されている数字）を表している。

【００３１】例えば、入力映像信号のフィールド１の区
間０においては、アドレス領域Ａのサブ領域０に図１８
のサブエリアＡ０のデータが記憶され、アドレス領域Ｂ
のサブ領域０にサブエリアＢ４のデータが、アドレス領
域Ｆのサブ領域０にサブエリアＦ８のデータが、アドレ
ス領域Ｄのサブ領域０にサブエリアＤ２のデータが、ア
ドレス領域Ｅのサブ領域０にサブエリアＥ６のデータが
それぞれ記憶される。即ち、フィールド１の入力映像信
号に含まれるデータが、図１８に示されるとおりの各エ
リアのデータの順番にそって各アドレス領域に記憶され
ていく。

【００３２】また、この図において、文字「Ｒ」の記入
されている区画は、この区画の信号区間におけるシャフ
リング出力を得るためにこの区画のサブ領域に記憶され
ているデータの読み出しが行われることを表す。

【００３３】例えば、入力映像信号がＤＲである場合に
は、フィールド１の区間９とフィールド２の区間０とに
挟まれた期間においては、アドレス領域Ｆのサブ領域２
に記憶されているサブエリアＦ０のデータ、アドレス領
域Ｂのサブ領域６に記憶されているサブエリアＢ０のデ
ータ、アドレス領域Ｄのサブ領域８に記憶されているサ
ブエリアＤ０のデータ、アドレス領域Ａのサブ領域０に
記憶されているサブエリアＡ０のデータ、アドレス領域
Ｅのサブ領域４に記憶されているサブエリアＥ０のデー
タの順番で各データから１個づつＤＣＴブロックを読み
出す。そして、この読み出し操作を２７回繰り返すこと
により、シャフリング出力であるフィールド〔１〕の区
間０の信号が取り出される。

【００３４】そして、その次の区間、即ち、フィールド
２の区間０においては、この区間の入力映像信号データ
が、前述の読み出し動作が行われた各サブ領域へ記憶さ
れると同時に、この区間のシャフリング出力であるフィ
ールド〔１〕の区間１の信号を取り出すための読み出し
動作も実行される。

【００３５】このように本実施例のフィールドメモリの
サブ領域は、１つの区間でサブエリア１個分のデータの
読み出しが行われると、これに続く次の区間において直
ちに次のフィールドの入力映像信号のサブエリア１個分
のデータの記憶動作が実行される。これにより、フィー
ルドメモリを１個用いるのみでも書き込み動作と読み出
し動作との間に追い越しを生ずることなくシャフリング
を行うことができる。

【００３６】なお、図２には、図１に示されているフィ
ールド３までの入力映像信号に続くフィールド４からフ
ィールド６までの入力映像信号に対する書き込み・読み
出し動作、及びシャフリング出力であるフィールド
〔３〕〜〔５〕を示してある。

【００３７】以上の説明から明らかなように、本実施例
ではエリアＡ以外のデータについては書き込みアドレス
が各フィールド毎に異なったものにシフトしていく点に
おいて、個々のデータを書き込むアドレスが常に固定さ
れている従来のシャフリング回路とは著しく相違してい
る。

【００３８】従って、本実施例では、書き込みアドレス
として各フィールド毎に異なったものを設定しなければ
ならないが、この点については、図２のフィールド６の
入力映像信号の書き込みアドレスを参照すると、この書
き込みアドレスは、図１のフィールド１の入力映像信号
の書き込みアドレスと完全に一致している。即ち、本実
施例における書き込みアドレスの変化パターンは、５フ
ィールドの周期を持つものであるから、書き込みアドレ
ス制御装置として、この５フィールド分のアドレスを指
定できる装置を用いればよい。

【００３９】なお、この周期性は次のように説明でき
る。即ち、アドレス領域Ｅへ書き込まれるデータのサブ
領域は、１つ前のフィールドと比べて４だけ数字の大き
いサブ領域へ変位している。従って、フィールドＮのデ
ータが書き込まれるサブ領域は、フィールド１のデータ
が書き込まれるサブ領域に対して４×（Ｎ−１）ｍｏｄ
１０だけ変位することになる。同様にして、アドレス領
域Ｄへのデータの書き込みについては８×（Ｎ−１）ｍ
ｏｄ１０、アドレス領域Ｆへのデータの書き込みについ
ては２×（Ｎ−１）ｍｏｄ１０、アドレス領域Ｂへのデ
ータの書き込みについては６×（Ｎ−１）ｍｏｄ１０だ
けそれぞれ書き込まれるサブ領域がフィールド１のとき
と比べて変位することになる。そして、これらの変位が
すべて０となる最小のＮの値は６であるから、６フィー
ルド目にフィールド１の書き込みサブ領域と一致するこ
とになる。

【００４０】以上は、ＮＴＳＣ方式用のディジタルＶＴ
Ｒにおけるシャフリングに関するものであるが、ＰＡＬ
方式のディジタルＶＴＲにおいては、１フィールド分の
Ｙ信号の有効ビデオデータは図３に示されるように水平
方向７２０サンプル、垂直方向２８８ラインから構成さ
れている。そして、そのシャフリングパターンは、水平
方向にＡ，Ｂ，Ｆ，Ｄ，Ｅのエリアに等分されると共
に、垂直方向には１２個のサブエリアに等分されたもの
となっており、各サブエリア１個当たりのデータ量はＮ
ＴＳＣ方式の場合と等しくなるように設定されている。

【００４１】このＰＡＬ方式におけるシャフリングを実
現するための本発明によるフィールドメモリの書き込み
読み出しパターンの１実施例を図４〜図６に示す。この
図において、フィールドメモリはＡ〜Ｆの領域に等分さ
れると共に各領域は更に１２のサブ領域に等分される。
また、入力映像信号の各フィールドは０〜１１までの１
２の区間に等分され、それぞれの区間に含まれる図３の
エリアＡ〜Ｆの各データが前記の各サブ領域に書き込ま
れて読み出されることによりシャフリング出力であるフ
ィールド〔１〕、フィールド〔２〕、・・・が取り出さ
れる。

【００４２】この図に示される書込み読み出しパターン
において、各領域Ａ〜Ｆでデータが書き込まれるサブ領
域の変位量をＮＴＳＣ方式の場合と同様にして求める
と、領域Ｅについては４×（Ｎ−１）ｍｏｄ１２、領域
Ｄについては８×（Ｎ−１）ｍｏｄ１２、領域Ｆについ
ては２×（Ｎ−１）ｍｏｄ１２、領域Ｂについては６×
（Ｎ−１）ｍｏｄ１２で表される。そして、これらの変
位量が全て０となるＮの最小数は７であるから、書き込
みアドレスの変化は６フィールドの周期性を持つことが
分かる。

【００４３】以上に説明したＮＴＳＣ方式及びＰＡＬ方
式に関する実施例では、シャフリング出力の隣接するフ
ィールドとフィールドとの間には常に間隙（無信号期
間）が存在しているが、このようなシャフリング出力と
異なり奇数フィールドと偶数フィールドとの間に間隙が
存在しない連続した１フレーム分のシャフリング出力が
取り出されるようにするためには、ＮＴＳＣ方式の場合
にはフィールドメモリの書き込み読み出しパターンを図
７〜図９に示すようにすればよい。

【００４４】ここに示される書き込み読み出しパターン
においては、奇数フィールドの信号を書き込んだ後この
書き込まれた信号を読み出すタイミングを図１及び図２
の場合に比べ１区画分だけ遅らせることにより、この奇
数フィールドの信号のシャフリング出力の後端が偶数フ
ィールドの信号のシャフリング出力の前端と接するよう
に構成されている。また、このように読み出しタイミン
グが遅れることにより次のフィールドの信号の書き込み
ができなくなるのを回避するために、メモリのＡ〜Ｆの
各領域におけるサブ領域を２個づつ増加してそれぞれが
１２個のサブ領域を持つように記憶容量を大きくしてい
る（なお、このようなフィールドメモリとしては前述の
ＰＡＬ用のフィールドメモリを流用することができ
る）。

【００４５】そして、この書き込み読み出しパターンに
おいては、フィールド１の区間０からフィールド２の区
間１までの信号はまだデータが書き込まれていないサブ
領域へ順番に書き込まれていくが、フィールド２の区間
２以降の信号については、既に読み出しが行われて書き
込みが可能であるサブ領域のうち最も早く読み出しが行
われたサブ領域へ書き込みが行われるように書き込み制
御が行われる。入力映像信号を書き込むべきサブ領域を
このように選定することにより、個々のサブ領域におい
てデータの読み出しが行われてから次のデータが書き込
まれるまでの時間間隔を長くすることができ、これによ
って、フィールドメモリの読み出し書き込み動作に余裕
を持たせることができる。

【００４６】なお、この書き込み読み出しパターンにお
いては、フィールド７の入力映像信号の書き込みアドレ
スはフィールド１の書き込みアドレスと完全に一致して
おり、書き込みアドレスは６フィールドの周期性を持
つ。奇数フィールドと偶数フィールドとの間に間隙が存
在しない構成のシャフリング出力を取り出すための別の
書き込み読み出しパターンの例を図１０に示す。この図
は、図７〜図９の領域Ａ〜Ｆにおけるサブ領域０及び１
をサブ領域２及び３と入れ換えた場合の最初の３フィー
ルド分の書き込み読み出しパターンを示したものであ
り、図７と同様のシャフリング出力が得られる。

【００４７】なお、この例の外に、図７〜図９において
サブ領域０及び１をサブ領域２及び３以外の任意の２個
のサブ領域と入れ換えても同様のシャフリング出力が得
られることは明らかであり、このように各領域Ａ〜Ｆの
記憶容量をサブ領域２個分だけ余裕を持たせることによ
り種々の実施例を構成することができる。

【００４８】また、ＰＡＬ方式においても奇数フィール
ドと偶数フィールドとの境界に間隙が存在しないシャフ
リング出力を取り出すようにするためには、書き込み読
み出しパターンを図１１〜図１３に示すようにすればよ
い。これらの図においては、メモリに書き込まれた奇数
フィールドの信号を読み出すタイミングを図４〜図６の
場合よりも１区画分早めると共に、偶数フィールドの信
号を読み出すタイミングを２区画分早めることによって
シャフリング出力における奇数フィールドと偶数フィー
ルドとの間に間隙が生じないようにしている。

【００４９】なお、この書き込み読み出しパターンにお
いてもフィールド２以降の各区間の信号を書き込むサブ
領域の選定は、図７〜図９の場合と同様に既に読み出し
が行われて書き込みが可能であるサブ領域のうち最も早
く読み出しが行われたサブ領域へ書き込みが行われるよ
うに書き込み動作が制御される。また、この書き込み読
み出しパターンにおいても、フィールド７の書き込みア
ドレスはフィールド１の書き込みアドレスと一致してお
り、書き込みアドレスの周期性は６フィールドである。

【００５０】次に、本発明をデ・シャフリング回路に適
用した実施例について説明する。図１及び図２の書き込
み読み出し操作により取り出されたＮＴＳＣ方式のシャ
フリング出力をデ・シャフリングするための書き込み・
読み出しパターンを図１４に示す。この図は、最初の３
フィールド分の書き込み・読み出しパターンを示したも
のであり、フィールドメモリの各領域Ａ〜Ｆへは入力信
号のサブエリア０のデータを先頭にしてサブエリア９ま
でのデータが順番に書き込まれ、読み出しは図１８に示
される各エリアのサブエリアの順番に従って行われる。

【００５１】この図においてデータが書き込まれるサブ
領域の変位量を求めると、領域Ｅについては６×（Ｎ−
１）ｍｏｄ１０、領域Ｄについては２×（Ｎ−１）ｍｏ
ｄ１０、領域Ｆについては８×（Ｎ−１）ｍｏｄ１０、
領域Ｂについては４×（Ｎ−１）ｍｏｄ１０となるか
ら、書き込みアドレスの周期は図１及び図２の場合と同
じ５フィールドとなる。

【００５２】また、図４〜図６の書き込み読み出し操作
により取り出されたＰＡＬ方式のシャフリング出力をデ
・シャフリングするための書き込み・読み出しパターン
を図１５に示す。この図は最初の２フィールド分の書き
込み読み出しパターンを示したものであり、データが書
き込まれるサブ領域の変位量は、領域Ｅについては８×
（Ｎ−１）ｍｏｄ１２、領域Ｄについては４×（Ｎ−
１）ｍｏｄ１２、領域Ｆについては１０×（Ｎ−１）ｍ
ｏｄ１２、領域Ｂについては６×（Ｎ−１）ｍｏｄ１２
と表されるので、書き込みアドレスの周期は図４〜図６
の場合と同じ６フィールドとなる。

【００５３】以上、各種のシャフリング及びデ・シャフ
リングについて説明したが、これらは、いずれも本発明
の実施例を示すものに過ぎず、これらに限定されること
なく本発明の趣旨の範囲内で様々な構成のシャフリング
及びデ・シャフリングを採用しうる。

【００５４】

【発明の効果】フィールドメモリを１個用いるのみで画
像データのシャフリング及びデ・シャフリングを実行す
ることができ、装置の小型化、製造コストの低減が実現
できる。

【図面の簡単な説明】

【図１】本発明によりＮＴＳＣ信号のシャフリングを実
行する実施例におけるフィールドメモリのフィールド１
〜３での書き込み読み出し動作を説明する図である。

【図２】同実施例におけるフィールド４〜６における書
き込み読み出し動作を説明する図である。

【図３】ＰＡＬ信号のシャフリングパターンを説明する
図である。

【図４】本発明によりＰＡＬ信号のシャフリングを実行
する実施例におけるフィールドメモリのフィールド１及
び２での書き込み読み出し動作を説明する図である。

【図５】同実施例におけるフィールド３及び４における
書き込み読み出し動作を説明する図である。

【図６】同実施例におけるフィールド５〜７における書
き込み読み出し動作を説明する図である。

【図７】本発明によるＮＴＳＣ信号のシャフリングにお
いて、シャフリング出力の奇数フィールドとこれに続く
偶数フィールドとの間に間隙を生じさせないようにした
実施例におけるフィールド１〜３での書き込み読み出し
動作を説明する図である。

【図８】同実施例におけるフィールド４及び５における
書き込み読み出し動作を説明する図である。

【図９】同実施例におけるフィールド６及び７における
書き込み読み出し動作を説明する図である。

【図１０】本発明によるＮＴＳＣ信号のシャフリングに
おいて、シャフリング出力の奇数フィールドとこれに続
く偶数フィールドとの間に間隙を生じさせないようにし
た他の実施例におけるフィールド１〜３での書き込み読
み出し動作を説明する図である。

【図１１】本発明によるＰＡＬ信号のシャフリングにお
いて、シャフリング出力の奇数フィールドとこれに続く
偶数フィールドとの間に間隙を生じさせないようにした
実施例におけるフィールド１及び２での書き込み読み出
し動作を説明する図である。

【図１２】同実施例におけるフィールド３及び４におけ
る書き込み読み出し動作を説明する図である。

【図１３】同実施例におけるフィールド５〜７における
書き込み読み出し動作を説明する図である。

【図１４】本発明によりＮＴＳＣ信号をデ・シャフリン
グする実施例におけるフィールドメモリの書き込み読み
出し動作を説明する図である。

【図１５】本発明によりＰＡＬ信号をデ・シャフリング
する実施例におけるフィールドメモリの書き込み読み出
し動作を説明する図である。

【図１６】本発明の実施例が適用されるディジタルＶＴ
Ｒの信号処理回路の構成を示すブロック図である。

【図１７】ブロッキングパターン及びマクロブロックを
説明する図である。

【図１８】シャフリングパターンを説明する図である。

【図１９】従来のシャフリング回路の具体的構成を示す
図である。

【図２０】従来のシャフリング回路における書き込み読
み出し動作を説明する図である。

【図２１】従来のシャフリング回路での１個のフィール
ドメモリにおける書き込み読み出し動作を説明する図で
ある。

【図２２】従来のシャフリング回路での一対のフィール
ドメモリにおける書き込み読み出し動作を説明する図で
ある。

【図２３】本発明によるシャフリング回路或るいはデ・
シャフリング回路の基本構成を示す図である。

【符号の説明】

１６…フィールドメモリ， ２２…書き込み制御装置，
２３…読み出し制御装置，

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 （１）１画面分あるいは１画面分以上の
   画像データを記憶するメモリと、 （２）該メモリへの画像データの書き込み動作を制御す
   る書き込み制御手段と、 （３）該メモリからの画像データの読み出し動作を制御
   する読み出し制御手段と、 を具え、かつ、１画面分の画像データが書き込まれた上
   記メモリから、１画面を分割することにより形成される
   複数個の区画のそれぞれに対応する画像データを、前記
   読み出し制御手段によって所定の順序で読み出すことに
   より所定のパターンに変換された画像データを取り出す
   ようにした画像データ変換装置において、１画面を等分割することによりＭ×Ｑ個の区画を形成す
   ると共に、メモリは１区画分の画像データを記憶する記
   憶領域をＭ×Ｑ個有し、更に、入力される画像データの
   Ｎ番目の画面における所定位置の区画に対応する画像デ
   ータが書き込まれる記憶領域は、該入力画像データの１
   番目の画面における該所定の区画の画像データが書き込
   まれる記憶領域に対して、Ｐ×（Ｎ−１）ｍｏｄＭ（但
   し、Ｐは上記所定位置の区画に応じて定まる定数）だけ
   シフトした記憶領域であって、 前記書き込み制御手段は、前記読み出し制御手段による
   １画面分の画像データの読み出しが終了する以前に、該
   読み出し制御手段によって読み出し動作の実行された１
   区画分の画像データの記憶領域へ次の１画面を構成する
   画像データにおける１区画分の画像データを書き込む動
   作を実行するものであることを特徴とする画像データ変
   換装置。
2. 【請求項２】 読み出し制御手段による読み出し動作の
   実行により次の画面の画像データの書き込みが可能とな
   った記憶領域のうち、最も早く読み出し動作が行われた
   記憶領域に次の１画面における１区画分の画像データが
   書き込まれることを特徴とする請求項１記載の画像デー
   タ変換装置。
3. 【請求項３】 メモリの記憶容量は、１画面分の画像デ
   ータより大きく、かつ、２画面分の画像データより小さ
   いことを特徴とする請求項１または２記載の画像データ
   変換装置。
4. 【請求項４】 （１）画像信号が入力されるＡ／Ｄ変換
   回路と、 （２）該Ａ／Ｄ変換回路の出力信号が入力されるシャフ
   リング回路と、 （３）該シャフリング回路の出力信号が入力されると共
   に記録符号を出力する信号処理回路と、を具えたディジ
   タル画像記録装置において、 前記シャフリング回路は、１画面分の画像データを記憶
   するメモリと、該メモリへの画像データの書き込みを制
   御する書き込み制御手段と、該メモリからの画像データ
   の読み出しを制御する読み出し制御手段とを具え、前記１画面を等分割することによりＭ×Ｑ個の区画を形
   成すると共に、メモリは１区画分の画像データを記憶す
   る記憶領域をＭ×Ｑ個有し、更に、入力される画像デー
   タのＮ番目の画面における所定位置の区画に対応する画
   像データが書き込まれる記憶領域は、該入力画像データ
   の１番目の画面における該所定の区画の画像データが書
   き込まれる記憶領域に対して、Ｐ×（Ｎ−１）ｍｏｄＭ
   （但し、Ｐは上記所定位置の区画に応じて定まる定数）
   だけシフトした記憶領域であって、 前記１画面分の画像データが書き込まれたメモリから、
   前記読み出し制御手段によって所定の順序で読み出すこ
   とによりシャフリングされた画像データを出力し、 かつ、前記書き込み制御手段は、前記読み出し制御手段
   による１画面分の画像データの読み出しが終了する以前
   に、該読み出し制御手段によって読み出し動作の実行さ
   れた１区画分の画像データの記憶領域へ次の１画面を構
   成する画像データにおける１区画分の画像データを書き
   込む動作を実行するものであることを特徴とするディジ
   タル画像記録装置。