JP2567546B2 - ２値データ記録システム - Google Patents
２値データ記録システムInfo
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- JP
- Japan
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- recording system
- binary data
- data recording
- signal
- circuit
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10194—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using predistortion during writing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
- G11B20/1217—Formatting, e.g. arrangement of data block or words on the record carriers on discs
- G11B20/1258—Formatting, e.g. arrangement of data block or words on the record carriers on discs where blocks are arranged within multiple radial zones, e.g. Zone Bit Recording or Constant Density Recording discs, MCAV discs, MCLV discs
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【産業上の利用分野】本発明は記録システム、特に２値
データの記録に有効な書込前補償回路を備えた２値デー
タ記録システムに関する。
データの記録に有効な書込前補償回路を備えた２値デー
タ記録システムに関する。
【０００２】
【従来の技術】一般に知られているデータ処理システム
においては、ディジタルデータを記録するために、２値
データビットあるいはパルスを、磁気ディスクのような
磁気媒体上に登録する。このディジタルデータはクロッ
クあるいはタイミング信号を用いて符号化され、これら
クロックあるいはタイミング信号によって、データを表
すところの遷移すなわち磁化反転が発生する周期もしく
はウィンドが設定される。高密度のデータを処理するシ
ステムにあっては、磁気ディスク上にビット群が近接し
て詰め込まれているため、記録処理中において、相互干
渉効果や好ましくないピークシフトの影響が出てくる。
ここに、コード化２値ビットのビットパターンに応じ
て、書込パルスの位相や周波数をシフトさせることがで
きる。この場合、もし、そのビットシフトが、記録すべ
きデータ信号の位相や周波数に逆の影響を与えるくらい
に大であったとすれば、読出データは不正確なものとな
ってしまう。
においては、ディジタルデータを記録するために、２値
データビットあるいはパルスを、磁気ディスクのような
磁気媒体上に登録する。このディジタルデータはクロッ
クあるいはタイミング信号を用いて符号化され、これら
クロックあるいはタイミング信号によって、データを表
すところの遷移すなわち磁化反転が発生する周期もしく
はウィンドが設定される。高密度のデータを処理するシ
ステムにあっては、磁気ディスク上にビット群が近接し
て詰め込まれているため、記録処理中において、相互干
渉効果や好ましくないピークシフトの影響が出てくる。
ここに、コード化２値ビットのビットパターンに応じ
て、書込パルスの位相や周波数をシフトさせることがで
きる。この場合、もし、そのビットシフトが、記録すべ
きデータ信号の位相や周波数に逆の影響を与えるくらい
に大であったとすれば、読出データは不正確なものとな
ってしまう。
【０００３】ピークシフトの補償のために、記録モード
下において書込パルスをシフトさせるという書込前補償
（Ｗｒｉｔｅ Ｐｒｅｃｏｍｐｅｎｓａｔｉｏｎ）が以
前から採用されているが、これは、データビットの位置
すなわち位相を、磁気ディスク上に記録する際に実際に
シフトさせてしまうものである。この前補償によって、
ある特定のビットのクロックあるいはタイミング信号に
対する位置がシフトせしめられ、このため、該特定のビ
ットはタイミングウィンドの中心よりも進み側または遅
れ側の位置に記録されることになる。このように、ある
ビットパターンをもってコード化された高密度データに
起因して生ずることが予想される書込パルスのシフト
が、該書込パルスが磁気媒体上に記録されるときに、前
補償に基づくシフト量だけ補償され、かつ、除去され
る。
下において書込パルスをシフトさせるという書込前補償
（Ｗｒｉｔｅ Ｐｒｅｃｏｍｐｅｎｓａｔｉｏｎ）が以
前から採用されているが、これは、データビットの位置
すなわち位相を、磁気ディスク上に記録する際に実際に
シフトさせてしまうものである。この前補償によって、
ある特定のビットのクロックあるいはタイミング信号に
対する位置がシフトせしめられ、このため、該特定のビ
ットはタイミングウィンドの中心よりも進み側または遅
れ側の位置に記録されることになる。このように、ある
ビットパターンをもってコード化された高密度データに
起因して生ずることが予想される書込パルスのシフト
が、該書込パルスが磁気媒体上に記録されるときに、前
補償に基づくシフト量だけ補償され、かつ、除去され
る。
【０００４】
【発明が解決しようとする課題】一定の転送速度で動作
するディスクドライブシステムにおいては、磁化変化の
間隔がディスク表面の外径側よりも内径側の方が大きい
ことが知られている。したがってディスクドライブシス
テムの設計者は、磁化変化の間隔を一定に維持すべく、
ディスク表面の半径方向に沿って転送速度を変化させる
ようにしている。この結果、転送速度は内径側よりも外
径側の方が速くなる。このため、データ処理用として
は、ディスク表面上のデータの密集したトラック群につ
いては半径方向のゾーンに任意に分割しており、最も一
般的には例えば３つのゾーンに分割している。このよう
な一定の磁化変化の間隔を維持するための方策により、
ディスク表面の記憶容量は極限に達している。
するディスクドライブシステムにおいては、磁化変化の
間隔がディスク表面の外径側よりも内径側の方が大きい
ことが知られている。したがってディスクドライブシス
テムの設計者は、磁化変化の間隔を一定に維持すべく、
ディスク表面の半径方向に沿って転送速度を変化させる
ようにしている。この結果、転送速度は内径側よりも外
径側の方が速くなる。このため、データ処理用として
は、ディスク表面上のデータの密集したトラック群につ
いては半径方向のゾーンに任意に分割しており、最も一
般的には例えば３つのゾーンに分割している。このよう
な一定の磁化変化の間隔を維持するための方策により、
ディスク表面の記憶容量は極限に達している。
【０００５】ディスク表面上の半径方向の異なる位置ご
とに転送速度を変えて記録することになるから、ビット
シフトは異なる転送速度および異なるトラックゾーンご
とに異なってくる。記録工程での物理的特性も、ディス
ク表面上の半径方向の位置が異なるごとに異なってく
る。一例を挙げると、ヘッド−ディスク間インタフェー
スの接線速度は、最外径においてすなわち最大半径トラ
ックにおいて最大となる。
とに転送速度を変えて記録することになるから、ビット
シフトは異なる転送速度および異なるトラックゾーンご
とに異なってくる。記録工程での物理的特性も、ディス
ク表面上の半径方向の位置が異なるごとに異なってく
る。一例を挙げると、ヘッド−ディスク間インタフェー
スの接線速度は、最外径においてすなわち最大半径トラ
ックにおいて最大となる。
【０００６】ビットシフトの問題を解決するために、ま
た別の方策による書込前補償も提案されている。トラッ
クゾーン記録システムにおける書込前補償の大きさは一
般に、電流や電圧や抵抗を異なる値に切り替えることに
よって制御される。一般的には、電圧制御発振器（ＶＣ
Ｏ）が、記録システムの動作周波数を制御するために用
いられている。容量性の素子を内蔵するこのＶＣＯは、
一定周波数の出力信号を生成するように制御される。こ
のＶＣＯは微細に制御されなければならず、また、この
ＶＣＯに内蔵されるコンデンサは、書込前補償回路の回
路素子や他のコンデンサに対し整合がとれていることを
要する。さらに前補償回路ならびにその付帯回路を、Ｉ
Ｃ回路が搭載される半導体集積チップ上に一体に形成す
ることが強く要請されよう。
た別の方策による書込前補償も提案されている。トラッ
クゾーン記録システムにおける書込前補償の大きさは一
般に、電流や電圧や抵抗を異なる値に切り替えることに
よって制御される。一般的には、電圧制御発振器（ＶＣ
Ｏ）が、記録システムの動作周波数を制御するために用
いられている。容量性の素子を内蔵するこのＶＣＯは、
一定周波数の出力信号を生成するように制御される。こ
のＶＣＯは微細に制御されなければならず、また、この
ＶＣＯに内蔵されるコンデンサは、書込前補償回路の回
路素子や他のコンデンサに対し整合がとれていることを
要する。さらに前補償回路ならびにその付帯回路を、Ｉ
Ｃ回路が搭載される半導体集積チップ上に一体に形成す
ることが強く要請されよう。
【０００７】したがって本発明は、可変の転送速度にリ
ンクされた可変の前補償が行える書込前補償回路を提案
することを目的とし、さらにＩＣ回路として従来よりも
回路素子を減らすことのできる書込前補償ＩＣ回路を提
案することを目的とする。
ンクされた可変の前補償が行える書込前補償回路を提案
することを目的とし、さらにＩＣ回路として従来よりも
回路素子を減らすことのできる書込前補償ＩＣ回路を提
案することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る書込前補償
回路は、磁気ディスク上に任意に規定された各トラック
ゾーンの記録データに対して異なる動作周波数を付与す
るための周波数シンセサイザを含んでいる。この周波数
シンセサイザは、フェーズロックループ（ＰＬＬ）内に
配置されたＶＣＯを内蔵している。このＶＣＯへの電流
を制御するための第２の閉ループがあって、この閉ルー
プは上記のＰＬＬに結合されていて、ウィンドコンパレ
ータや、ディジタル／アナログ変換器や基準電流源から
構成される。
回路は、磁気ディスク上に任意に規定された各トラック
ゾーンの記録データに対して異なる動作周波数を付与す
るための周波数シンセサイザを含んでいる。この周波数
シンセサイザは、フェーズロックループ（ＰＬＬ）内に
配置されたＶＣＯを内蔵している。このＶＣＯへの電流
を制御するための第２の閉ループがあって、この閉ルー
プは上記のＰＬＬに結合されていて、ウィンドコンパレ
ータや、ディジタル／アナログ変換器や基準電流源から
構成される。
【０００９】このＶＣＯからの出力動作周波数は、基準
電流源から供給され該ＶＣＯに印加される制御電流に関
連し、かつ、これに依存する。このＶＣＯへ前記基準電
流源から供給される該制御電流に対して対称的なミラー
電流が、書込前補償回路内のランプ（ｒａｍｐ：傾斜）
コンデンサに印加される。このランプコンデンサに現れ
る傾斜（ｒａｍｐ）電圧は、コンパレータ群が有する基
準電圧と比較され、このコンパレータ群を通過した選択
信号がセレクタに印加される。ビットシフト決定回路
は、コード化データに応答した組合せ論理を含み、この
組合せ論理信号は上記セレクタに与えられ、記録すべき
書込パルスに要求される前補償に相当するシフト信号が
このセレクタで選択される。前補償の大きさは、書込ヘ
ッド位置およびトラックゾーンの関数として変化せしめ
られ、かくして転送速度が可変となる。
電流源から供給され該ＶＣＯに印加される制御電流に関
連し、かつ、これに依存する。このＶＣＯへ前記基準電
流源から供給される該制御電流に対して対称的なミラー
電流が、書込前補償回路内のランプ（ｒａｍｐ：傾斜）
コンデンサに印加される。このランプコンデンサに現れ
る傾斜（ｒａｍｐ）電圧は、コンパレータ群が有する基
準電圧と比較され、このコンパレータ群を通過した選択
信号がセレクタに印加される。ビットシフト決定回路
は、コード化データに応答した組合せ論理を含み、この
組合せ論理信号は上記セレクタに与えられ、記録すべき
書込パルスに要求される前補償に相当するシフト信号が
このセレクタで選択される。前補償の大きさは、書込ヘ
ッド位置およびトラックゾーンの関数として変化せしめ
られ、かくして転送速度が可変となる。
【００１０】また上記ランプコンデンサおよびＶＣＯの
コンデンサは同一半導体集積チップ上に形成されるが、
これはいわゆるＬＳＩとして実現される。システムの動
作時にあっては、そのチップ上に形成された回路素子同
士は、相互に同一の電気回路的な影響を受ける。かくし
て、ＶＣＯのコンデンサやランプコンデンサ等のチップ
搭載のコンデンサ群の間には、一定比ならびに適正な整
合が維持される。この結果、外部回路部品点数や入力／
出力素子の数を大幅に減らすことができる。
コンデンサは同一半導体集積チップ上に形成されるが、
これはいわゆるＬＳＩとして実現される。システムの動
作時にあっては、そのチップ上に形成された回路素子同
士は、相互に同一の電気回路的な影響を受ける。かくし
て、ＶＣＯのコンデンサやランプコンデンサ等のチップ
搭載のコンデンサ群の間には、一定比ならびに適正な整
合が維持される。この結果、外部回路部品点数や入力／
出力素子の数を大幅に減らすことができる。
【００１１】
【作用】上記の書込前補償回路は、可変の前補償を可変
の転送速度にリンクさせる。この書込前補償回路は、２
値データが記録される際に、ビットシフトによる影響を
予測し、書込電流の極性が書込ヘッド内において変化す
るときに、ビットシフトのタイミングあるいは位相を変
化させて該ビットシフトに補償を加える。
の転送速度にリンクさせる。この書込前補償回路は、２
値データが記録される際に、ビットシフトによる影響を
予測し、書込電流の極性が書込ヘッド内において変化す
るときに、ビットシフトのタイミングあるいは位相を変
化させて該ビットシフトに補償を加える。
【００１２】
【実施例】図１を参照すると、本図において、周波数シ
ンセサイザは水晶発振器を含み、この水晶発振器はタイ
ミング信号すなわちクロックをプログラマブル分周器１
２に与える。該水晶発振器は、一例として４０MHz の矩
形波信号を出力し、これはデータ処理システム内の基準
タイミングとして用いられる。１／２分周回路３６はク
ロック信号（図４）を生成し、このクロック信号はデー
タビットを表すところの遷移すなわち磁化反転が発生す
る期間を示すウィンドを設定する。クロック信号の周波
数はフェーズロックループ（ＰＬＬ）によって制御さ
れ、このＰＬＬは位相検出器１４、チャージポンプ１
６、フィルタ（Ｆ（ａ））１８，ＶＣＯ２０およびプロ
グラマブル分周回路２２を含んでなり、これらは全体と
して閉ループをなすごとく接続される。ＶＣＯ２０の出
力側にある１／Ｎ分周回路２２は、分子の数（整数）を
制御し、分周器１２は分母の数（整数）を制御する。こ
れらは、周波数シンセサイザの計数に用いられる。
ンセサイザは水晶発振器を含み、この水晶発振器はタイ
ミング信号すなわちクロックをプログラマブル分周器１
２に与える。該水晶発振器は、一例として４０MHz の矩
形波信号を出力し、これはデータ処理システム内の基準
タイミングとして用いられる。１／２分周回路３６はク
ロック信号（図４）を生成し、このクロック信号はデー
タビットを表すところの遷移すなわち磁化反転が発生す
る期間を示すウィンドを設定する。クロック信号の周波
数はフェーズロックループ（ＰＬＬ）によって制御さ
れ、このＰＬＬは位相検出器１４、チャージポンプ１
６、フィルタ（Ｆ（ａ））１８，ＶＣＯ２０およびプロ
グラマブル分周回路２２を含んでなり、これらは全体と
して閉ループをなすごとく接続される。ＶＣＯ２０の出
力側にある１／Ｎ分周回路２２は、分子の数（整数）を
制御し、分周器１２は分母の数（整数）を制御する。こ
れらは、周波数シンセサイザの計数に用いられる。
【００１３】位相検出器１４は、ループ内部の周波数
と、分周器１２からの出力の周波数とを比較する。分周
器１２からの出力は連続波であるから、位相検出器１４
は周波数モードのみの下で動作する。位相検出器１４
は、Ｄフリップフロップからなり、エッジ比較形の位相
検出器である。位相検出器１４の出力はチャージポンプ
１６に供給され、このチャージポンプは、位相検出器１
４が位相差を検出している間中、制御電流をＰＬＬフィ
ルタ１８に流し込む。フィルタ１８は電流を電圧に変換
するためのインピーダンスとして働き、ＶＣＯおよびＰ
ＬＬの動作周波数を、いわゆるＰＬＬの閉サーボループ
作用によって、微調整制御する。
と、分周器１２からの出力の周波数とを比較する。分周
器１２からの出力は連続波であるから、位相検出器１４
は周波数モードのみの下で動作する。位相検出器１４
は、Ｄフリップフロップからなり、エッジ比較形の位相
検出器である。位相検出器１４の出力はチャージポンプ
１６に供給され、このチャージポンプは、位相検出器１
４が位相差を検出している間中、制御電流をＰＬＬフィ
ルタ１８に流し込む。フィルタ１８は電流を電圧に変換
するためのインピーダンスとして働き、ＶＣＯおよびＰ
ＬＬの動作周波数を、いわゆるＰＬＬの閉サーボループ
作用によって、微調整制御する。
【００１４】ＶＣＯ２０は、コンデンサ２６を有する無
安定マルチバイブレータであり（図３参照）、これはＩ
Ｃ回路内に形成される。ＶＣＯの動作周波数は、基準電
流源２８からの出力とフィルタ１８からの出力とによっ
て制御される。制御レジスタを内蔵するディジタル／ア
ナログ（Ｄ／Ａ）変換器３０は基準電流源２８を制御し
てＶＣＯ動作周波数の粗調整を行う。基準電圧源３２は
Ｄ／Ａ変換器３０に基準電圧を与える。
安定マルチバイブレータであり（図３参照）、これはＩ
Ｃ回路内に形成される。ＶＣＯの動作周波数は、基準電
流源２８からの出力とフィルタ１８からの出力とによっ
て制御される。制御レジスタを内蔵するディジタル／ア
ナログ（Ｄ／Ａ）変換器３０は基準電流源２８を制御し
てＶＣＯ動作周波数の粗調整を行う。基準電圧源３２は
Ｄ／Ａ変換器３０に基準電圧を与える。
【００１５】電源が入っている間は、ウィンドコンパレ
ータ３４は、ＶＣＯ２０の入力に印加されるフィルタ１
８からの電圧を検出する。もしこの電圧が予め定めたウ
ィンドの外側に出てしまうならば、この外側という状態
を表示する比較ビットを発生する。この比較ビットはマ
イクロプロセッサ２４に供給され、このマイクロプロセ
ッサは、Ｄ／Ａ変換器３０に対し、基準電流源２８から
ＶＣＯ２０への供給電流レベルを修正、かつ、調整する
ための指令を送る。ＶＣＯ２０からの定格動作周波数の
出力は分周回路３６に向けられる。この分周回路は１／
２分周するためのフリップフロップであって、５０％デ
ューティーサイクルで動作する。分周回路３６は、書込
前補償回路（図２）によって用いられる、調整制御され
たクロック信号を生成する。基準電流源２８の出力はミ
ラー電流であり（ＯＦＣＳ（Ｏｐｅｒａｔｉｎｇ Ｆｒ
ｅｑｕｅｎｃｙ Ｃｕｒｒｅｎｔ Ｓｅｎｓｅ：動作周
波数電流センス）と称す）、書込前補償回路のランプコ
ンデンサ３８に向けられている。このＯＦＣＳは、書込
動作が行われるトラックゾーンに依存しており、その前
補償の大きさは、ミラー回路３９（図２）に印加される
ＯＦＣＳ信号に反比例する。ウィンドコンパレータ３４
を含む制御ループ、Ｄ／Ａ変換器３０および基準電圧源
３２は、集積化ＶＣＯコンデンサに本来的な問題やその
他のチップ特性に由来して生ずる、ＶＣＯ２０の動作周
波数およびその位相の変位を効率的に補償する。
ータ３４は、ＶＣＯ２０の入力に印加されるフィルタ１
８からの電圧を検出する。もしこの電圧が予め定めたウ
ィンドの外側に出てしまうならば、この外側という状態
を表示する比較ビットを発生する。この比較ビットはマ
イクロプロセッサ２４に供給され、このマイクロプロセ
ッサは、Ｄ／Ａ変換器３０に対し、基準電流源２８から
ＶＣＯ２０への供給電流レベルを修正、かつ、調整する
ための指令を送る。ＶＣＯ２０からの定格動作周波数の
出力は分周回路３６に向けられる。この分周回路は１／
２分周するためのフリップフロップであって、５０％デ
ューティーサイクルで動作する。分周回路３６は、書込
前補償回路（図２）によって用いられる、調整制御され
たクロック信号を生成する。基準電流源２８の出力はミ
ラー電流であり（ＯＦＣＳ（Ｏｐｅｒａｔｉｎｇ Ｆｒ
ｅｑｕｅｎｃｙ Ｃｕｒｒｅｎｔ Ｓｅｎｓｅ：動作周
波数電流センス）と称す）、書込前補償回路のランプコ
ンデンサ３８に向けられている。このＯＦＣＳは、書込
動作が行われるトラックゾーンに依存しており、その前
補償の大きさは、ミラー回路３９（図２）に印加される
ＯＦＣＳ信号に反比例する。ウィンドコンパレータ３４
を含む制御ループ、Ｄ／Ａ変換器３０および基準電圧源
３２は、集積化ＶＣＯコンデンサに本来的な問題やその
他のチップ特性に由来して生ずる、ＶＣＯ２０の動作周
波数およびその位相の変位を効率的に補償する。
【００１６】書込動作モードにおいて、マイクロプロセ
ッサ２４は、どのトラックゾーンにおいて磁気ヘッドが
記録中であるかを示す信号を受信して動作周波数を変化
させる。これによってデータ転送速度が変化する。また
マイクロプロセッサ２４は、ＶＣＯの定格動作周波数の
修正を実行するためのアルゴリズムを採用しており、そ
のアルゴリズムを走らせて、電源投入の都度、各データ
トラックゾーン対応にＤ／Ａ変換器制御ワードを格納す
る。
ッサ２４は、どのトラックゾーンにおいて磁気ヘッドが
記録中であるかを示す信号を受信して動作周波数を変化
させる。これによってデータ転送速度が変化する。また
マイクロプロセッサ２４は、ＶＣＯの定格動作周波数の
修正を実行するためのアルゴリズムを採用しており、そ
のアルゴリズムを走らせて、電源投入の都度、各データ
トラックゾーン対応にＤ／Ａ変換器制御ワードを格納す
る。
【００１７】図２に示す書込前補償回路の動作中におい
て、コード化データがシリアルにスケルチ回路４２に印
加され、このスケルチ回路は、データパルスが“Ｈ”す
なわち２値データの「１」であるときはいつもグランド
電位から立上る傾斜（ｒａｍｐ）電圧をランプコンデン
サ３８に生じさせる。コード化データは、スケルチ回路
４２とコード化データ源との間に配置された、例えば３
ビットの遅延回路４１により遅延が与えられる。このス
ケルチ回路３２は、あたかもデータパルスによって開閉
制御されるスイッチのごとく働く。コンデンサ３８が抑
制されていないときは、周波数シンセサイザ（ＦＳ）の
動作周波数電流センス（ＯＦＣＳ−ＦＳ）は、ミラー回
路３９において、対称な電流を生じさせ、該ランプコン
デンサ３８を充電する。周波数シンセサイザからのＯＦ
ＣＳ電流信号を受信するミラー回路３９は、２つの同様
のＰＮＰトランジスタＴ５およびＴ６からなり、これら
のベース同士およびエミッタ同士は相互に共通に接続さ
れる。求める前補償の大きさは、ＯＦＣＳ−ＦＳ信号に
反比例しており、これは磁気ヘッドが記録中のトラック
ゾーンに依存する。
て、コード化データがシリアルにスケルチ回路４２に印
加され、このスケルチ回路は、データパルスが“Ｈ”す
なわち２値データの「１」であるときはいつもグランド
電位から立上る傾斜（ｒａｍｐ）電圧をランプコンデン
サ３８に生じさせる。コード化データは、スケルチ回路
４２とコード化データ源との間に配置された、例えば３
ビットの遅延回路４１により遅延が与えられる。このス
ケルチ回路３２は、あたかもデータパルスによって開閉
制御されるスイッチのごとく働く。コンデンサ３８が抑
制されていないときは、周波数シンセサイザ（ＦＳ）の
動作周波数電流センス（ＯＦＣＳ−ＦＳ）は、ミラー回
路３９において、対称な電流を生じさせ、該ランプコン
デンサ３８を充電する。周波数シンセサイザからのＯＦ
ＣＳ電流信号を受信するミラー回路３９は、２つの同様
のＰＮＰトランジスタＴ５およびＴ６からなり、これら
のベース同士およびエミッタ同士は相互に共通に接続さ
れる。求める前補償の大きさは、ＯＦＣＳ−ＦＳ信号に
反比例しており、これは磁気ヘッドが記録中のトラック
ゾーンに依存する。
【００１８】ランプコンデンサ３８の電圧は、コンパレ
ータ４６，４８および５０にそれぞれＤ／Ａ変換器５２
より供給される３つの電圧レベルＶ0 ，Ｖ1 およびＶ2
と比較される。このＤ／Ａ変換器５２は、制御レジスタ
５４からの電圧信号を受信し、この制御レジスタはシス
テムバスを介して前記マイクロプロセッサ２４に結合す
る。このＤ／Ａ変換器５２からの電圧信号を、コンデン
サ３８に生ずる線形傾斜電圧と比較することによって、
図６に表すように、２値ビットパターンに応じて選択的
に、記録すべきデータビットに対する遅延時間Ｘ0 また
はＸ2 （進みシフトまたは遅れシフト）、または無遅延
Ｘ1 を生じさせる。このやり方にあっては、コンパレー
タ４６，４８および５０が切り替わるときの電圧点は、
各トラック記録ゾーンに対する同じ値にかなり近いもの
となろう。これは重要なことである。なぜなら例えば５
Ｖだけのシステムであると、電圧振れ幅は制限されてし
まうからである。
ータ４６，４８および５０にそれぞれＤ／Ａ変換器５２
より供給される３つの電圧レベルＶ0 ，Ｖ1 およびＶ2
と比較される。このＤ／Ａ変換器５２は、制御レジスタ
５４からの電圧信号を受信し、この制御レジスタはシス
テムバスを介して前記マイクロプロセッサ２４に結合す
る。このＤ／Ａ変換器５２からの電圧信号を、コンデン
サ３８に生ずる線形傾斜電圧と比較することによって、
図６に表すように、２値ビットパターンに応じて選択的
に、記録すべきデータビットに対する遅延時間Ｘ0 また
はＸ2 （進みシフトまたは遅れシフト）、または無遅延
Ｘ1 を生じさせる。このやり方にあっては、コンパレー
タ４６，４８および５０が切り替わるときの電圧点は、
各トラック記録ゾーンに対する同じ値にかなり近いもの
となろう。これは重要なことである。なぜなら例えば５
Ｖだけのシステムであると、電圧振れ幅は制限されてし
まうからである。
【００１９】本発明の実施例では、１，７符号を用いた
ランレングス制限（ＲＬＬ：ＲｕｎＬｅｎｇｔｈ Ｌｉ
ｍｉｔｅｄ）データが、組合せ論理やシフトレジスタか
らなるビットシフト決定回路４０にクロック成分を与え
ている。このようなやり方であると、異なる数のデータ
ビットを有するパターンがレジスタにおいて処理される
とは言っても、図４に示すように、５つのデータビット
の群が該レジスタに格納され処理される。記録すべきデ
ータビットは、しかも必要ならば補償されなければなら
ないデータビットは、好ましくはビットパターンの中央
に位置される。ビットシフト決定回路４０は、自内の組
合せ論理を用いて、自内のシフトレジスタに格納される
中央のデータビットに与えるピークシフトの効果を予測
する。このビットシフト決定回路４０の出力によってセ
レクタ選択マルチプレクサ（ＭＵＸ）４４を制御し、３
つのコンパレータ４６，４８および５０の中から最も適
切な１つの遅延時間を選択する。第６図に示す、ビット
シフトＸ0 およびＸ2 に対応するビットパターンはそれ
ぞれ００１０１および１０１００である。ビットパター
ン１０１０１や００１００のように、もしビットをシフ
トすることを要しないときは、何ら前補償は加えられな
い。記録すべきビットへの操作を終了したあとは、入力
される書込データパルス群は、前補償回路による周知の
処理手法に従って、レジスタ内にてシリアルにシフトさ
れる。
ランレングス制限（ＲＬＬ：ＲｕｎＬｅｎｇｔｈ Ｌｉ
ｍｉｔｅｄ）データが、組合せ論理やシフトレジスタか
らなるビットシフト決定回路４０にクロック成分を与え
ている。このようなやり方であると、異なる数のデータ
ビットを有するパターンがレジスタにおいて処理される
とは言っても、図４に示すように、５つのデータビット
の群が該レジスタに格納され処理される。記録すべきデ
ータビットは、しかも必要ならば補償されなければなら
ないデータビットは、好ましくはビットパターンの中央
に位置される。ビットシフト決定回路４０は、自内の組
合せ論理を用いて、自内のシフトレジスタに格納される
中央のデータビットに与えるピークシフトの効果を予測
する。このビットシフト決定回路４０の出力によってセ
レクタ選択マルチプレクサ（ＭＵＸ）４４を制御し、３
つのコンパレータ４６，４８および５０の中から最も適
切な１つの遅延時間を選択する。第６図に示す、ビット
シフトＸ0 およびＸ2 に対応するビットパターンはそれ
ぞれ００１０１および１０１００である。ビットパター
ン１０１０１や００１００のように、もしビットをシフ
トすることを要しないときは、何ら前補償は加えられな
い。記録すべきビットへの操作を終了したあとは、入力
される書込データパルス群は、前補償回路による周知の
処理手法に従って、レジスタ内にてシリアルにシフトさ
れる。
【００２０】一例としてＶＣＯ２０の一形態が図３に示
される。このＶＣＯ２０は交互に導通する２つの同様の
分枝を含んでおり、第１の分岐は抵抗Ｒ１、トランジス
タＴ１，Ｔ４および電流源ｉ1 を含み、第２の分岐は抵
抗Ｒ２、トランジスタＴ２，Ｔ３および電流源ｉ2 を含
む。Ｔ３およびＴ４の各ベース電極は連結され、Ｔ１お
よびＴ２の各エミッタは共通であるがそれらの間にはコ
ンデンサ２６が挿入されている。第１正電圧源Ｖ１は抵
抗Ｒ１およびＲ２の各一端に接続され、第２正電圧源Ｖ
２はトランジスタＴ３およびＴ４の各コレクタに接続さ
れる。抵抗Ｒ１およびＲ２の各他端は、Ｔ２およびＴ１
の各ベースに接続される。Ｔ２が導通すると、抵抗Ｒ２
に電圧降下が生じるが、この電圧降下はＴ３のベース−
エミッタ電圧によって定まる。ただし、ここに示したＶ
ＣＯの特別の構成は単に一例であり、本発明はこれに限
定されるものではないことを了解されたい。
される。このＶＣＯ２０は交互に導通する２つの同様の
分枝を含んでおり、第１の分岐は抵抗Ｒ１、トランジス
タＴ１，Ｔ４および電流源ｉ1 を含み、第２の分岐は抵
抗Ｒ２、トランジスタＴ２，Ｔ３および電流源ｉ2 を含
む。Ｔ３およびＴ４の各ベース電極は連結され、Ｔ１お
よびＴ２の各エミッタは共通であるがそれらの間にはコ
ンデンサ２６が挿入されている。第１正電圧源Ｖ１は抵
抗Ｒ１およびＲ２の各一端に接続され、第２正電圧源Ｖ
２はトランジスタＴ３およびＴ４の各コレクタに接続さ
れる。抵抗Ｒ１およびＲ２の各他端は、Ｔ２およびＴ１
の各ベースに接続される。Ｔ２が導通すると、抵抗Ｒ２
に電圧降下が生じるが、この電圧降下はＴ３のベース−
エミッタ電圧によって定まる。ただし、ここに示したＶ
ＣＯの特別の構成は単に一例であり、本発明はこれに限
定されるものではないことを了解されたい。
【００２１】本発明に基づく書込前補償回路に用いられ
る周波数シンセサイザによってもたらされる効果を以下
に数式を用いて示す。水晶発振器の発振周波数をＦxtal
とし、同様にＶＣＯ２０の発振周波数をＦFSとすれば、 ＦFS＝Ｎ／Ｄ Ｆxtal である。ＮおよびＤはディジタル分周回路群から得られ
た結果である。例えば、実施例によると、Ｎは８，Ｄは
２であり、この結果周波数の倍率は４となる。
る周波数シンセサイザによってもたらされる効果を以下
に数式を用いて示す。水晶発振器の発振周波数をＦxtal
とし、同様にＶＣＯ２０の発振周波数をＦFSとすれば、 ＦFS＝Ｎ／Ｄ Ｆxtal である。ＮおよびＤはディジタル分周回路群から得られ
た結果である。例えば、実施例によると、Ｎは８，Ｄは
２であり、この結果周波数の倍率は４となる。
【００２２】図３および図７を参照すると、Ｔ２のエミ
ッタ電圧は Ｖ１−ＶBE−ΔＶ と表せる。電流Ｉ１とＩ２（電流源ｉ1 とｉ2 の各電
流）により鋸歯状波形となった電圧はコンデンサ２６を
充電または放電する。コンデンサにおける電圧と電流の
関係は Ｉ＝Ｃ ｄＶ／ｄｔ で表され、これは Ｉ＝Ｃ ΔＶc ／ΔＴ と表せる。ただしΔＶc ＝２Ｖvco とし、ここにΔＶ
vco はＴ３，Ｔ４のエミッタと正電圧源Ｖ１との間の電
圧である。
ッタ電圧は Ｖ１−ＶBE−ΔＶ と表せる。電流Ｉ１とＩ２（電流源ｉ1 とｉ2 の各電
流）により鋸歯状波形となった電圧はコンデンサ２６を
充電または放電する。コンデンサにおける電圧と電流の
関係は Ｉ＝Ｃ ｄＶ／ｄｔ で表され、これは Ｉ＝Ｃ ΔＶc ／ΔＴ と表せる。ただしΔＶc ＝２Ｖvco とし、ここにΔＶ
vco はＴ３，Ｔ４のエミッタと正電圧源Ｖ１との間の電
圧である。
【００２３】もし、Ｉ＝Ｉ１＝Ｉ２＝Ｉofcs／２とし、
Ｃvco はコンデンサ２６の容量とすれば、 ΔＴ＝Ｃvco ２ΔＶvco ・２／Ｉofcs となる。動作周波数ＦFSは、 ＦFS＝１／２ΔＴ＝Ｉofcs／８ Ｃvco ΔＶvco となる。かくして Ｉofcs／８ Ｃvco ΔＶvco ＝ＦFS＝Ｎ／Ｄ・Ｆxtal 前補償時間は次のように計算される。ここでＩR をラン
プコンデンサ（ＣR ）３８を流れる電流とし、ｔp を、
ＣR 上において電圧がＶ２からＶ１に至るのに要する時
間と定義すれば、 ΔＶ＝Ｖ１−Δ２ となる。ここで式Ｉ＝Ｃ ΔＶ／Δｔを代入すれば、 ＩR ＝ＣR （Ｖ１−Ｖ２）／ｔp または ｔp ＝ＣR （Ｖ１−Ｖ２）／ＩR が得られる。
Ｃvco はコンデンサ２６の容量とすれば、 ΔＴ＝Ｃvco ２ΔＶvco ・２／Ｉofcs となる。動作周波数ＦFSは、 ＦFS＝１／２ΔＴ＝Ｉofcs／８ Ｃvco ΔＶvco となる。かくして Ｉofcs／８ Ｃvco ΔＶvco ＝ＦFS＝Ｎ／Ｄ・Ｆxtal 前補償時間は次のように計算される。ここでＩR をラン
プコンデンサ（ＣR ）３８を流れる電流とし、ｔp を、
ＣR 上において電圧がＶ２からＶ１に至るのに要する時
間と定義すれば、 ΔＶ＝Ｖ１−Δ２ となる。ここで式Ｉ＝Ｃ ΔＶ／Δｔを代入すれば、 ＩR ＝ＣR （Ｖ１−Ｖ２）／ｔp または ｔp ＝ＣR （Ｖ１−Ｖ２）／ＩR が得られる。
【００２４】モノリシックプロセスに適合するように設
計するならば、 ＩR ∝ＩOFCSおよびＣR ∝Ｃvco であり、したがって ｔp ∝Ｃvco ΔＶvco ／Ｉofcs となる。これにより、 Ｃvco ΔＶvco ／Ｉofcs∝１／Ｆfs となり、ｔp ∝１／ＦFSを得る。
計するならば、 ＩR ∝ＩOFCSおよびＣR ∝Ｃvco であり、したがって ｔp ∝Ｃvco ΔＶvco ／Ｉofcs となる。これにより、 Ｃvco ΔＶvco ／Ｉofcs∝１／Ｆfs となり、ｔp ∝１／ＦFSを得る。
【００２５】結局、次の点に注目すべきである。すなわ
ち発振器の電圧変化と、Ｖ１およびＶ２の間の差電圧と
の間には直接的な比例関数があり、これは（Ｖ１−Ｖ
２）∝ΔＶvco と表せる。
ち発振器の電圧変化と、Ｖ１およびＶ２の間の差電圧と
の間には直接的な比例関数があり、これは（Ｖ１−Ｖ
２）∝ΔＶvco と表せる。
【００２６】
【発明の効果】本発明によれば、書込前補償値は、書込
工程を生起させるのに使用される発振器と関連づけられ
ており、可変の前補償は可変の転送速度にリンクされ
る。ＶＣＯのコンデンサおよびランプコンデンサは共に
同じＩＣチップ上に形成され、したがって整合ミスや許
容誤差の問題は少なくなる。
工程を生起させるのに使用される発振器と関連づけられ
ており、可変の前補償は可変の転送速度にリンクされ
る。ＶＣＯのコンデンサおよびランプコンデンサは共に
同じＩＣチップ上に形成され、したがって整合ミスや許
容誤差の問題は少なくなる。
【００２７】なお本発明は上記の実施例に限定されるも
のでない。つまり、既述した本発明の書込前補償広い応
用が可能であり、前述したのと異なる記録システムにも
適用できる。また本発明の周波数シンセサイザは基準周
波数を発生するものであるがこれを、当該記録システム
の読出しモード時において、データ分離器やエンコーダ
／デコーダに利用することもできる。
のでない。つまり、既述した本発明の書込前補償広い応
用が可能であり、前述したのと異なる記録システムにも
適用できる。また本発明の周波数シンセサイザは基準周
波数を発生するものであるがこれを、当該記録システム
の読出しモード時において、データ分離器やエンコーダ
／デコーダに利用することもできる。
【図１】本発明に係る周波数シンセサイザを表すブロッ
ク図である。
ク図である。
【図２】図１の周波数シンセサイザを採用した書込前補
償回路のブロック図である。
償回路のブロック図である。
【図３】図１の周波数シンセサイザに適用可能な一般的
なＶＣＯの回路図である。
なＶＣＯの回路図である。
【図４】クロック波形であって２値ビットパターンが１
０１００の例について示す図である。
０１００の例について示す図である。
【図５】書込パルスを遅れまたは進み側にシフトさせる
ときの選択工程に用いられるランプコンデンサの電圧変
化図である。
ときの選択工程に用いられるランプコンデンサの電圧変
化図である。
【図６】異なる５ビット記録パターンと、記録時におい
て各該パターンに付与される前補償とを表にして示す図
である。
て各該パターンに付与される前補償とを表にして示す図
である。
【図７】図３のトランジスタＴ２のエミッタに現れる鋸
歯状の電圧波形を示す図である。
歯状の電圧波形を示す図である。
１２…分周器 １４…位相検出器 １６…チャージポンプ １８…フィルタ ２０…電圧制御発振器（ＶＣＯ） ２２…分周回路 ２４…マイクロプロセッサ ２６…コンデンサ ２８…基準電流源 ３０…Ｄ／Ａ変換器 ３２…基準電圧源 ３４…ウィンドコンパレータ ３６…分周回路 ３８…ランプコンデンサ ３９…ミラー回路 ４０…ビットシフト決定回路 ４２…スケルチ回路 ４４…選択マルチプレクサ ４６，４８，５０…コンパレータ ５２…ディジタル／アナログ変換器 ５４…制御レジスタ
Claims (11)
- 【請求項１】 トラックゾーンに区分された複数のデー
タトラックを備えた磁気ディスク上に、２値データを記
録するための２値データ記録システムであって、 記録すべきデータビットに対して前補償信号を付与する
書込前補償回路と、前記書込前補償回路に対して可変の
タイミング信号を付与するためのフェーズロックループ
を含む周波数シンセサイザと、 前記フェーズロックループに結合して前記前補償信号の
大きさを制御するための動作周波数電流センス信号を生
成するコントロールループと、からなることを特徴とす
る２値データ記録システム。 - 【請求項２】 前記フェーズロックループと前記コント
ロールループとに接続する電圧制御発振器を含む請求項
１に記載の２値データ記録システム。 - 【請求項３】 前記電圧制御発振器はコンデンサを含
み、前記前補償回路はランプコンデンサを含む請求項２
に記載の２値データ記録システム。 - 【請求項４】 前記コンデンサおよびランプコンデンサ
を一緒に半導体チップ上に形成し、記録中、一定の整合
比を維持する請求項３に記載の２値データ記録システ
ム。 - 【請求項５】 前記ランプコンデンサに結合され、記録
すべきデータビットが現れたときに該ランプコンデンサ
を作動側に切り替えるスケルチ回路を含む請求項３に記
載の２値データ記録システム。 - 【請求項６】 前記ランプコンデンサに接続される複数
のコンパレータと、 該コンパレータに基準電圧を印加する手段と、 該コンパレータからの出力を受信するように結合された
選択マルチプレクサと、 前記選択マルチプレクサの入力側に結合され、記録すべ
きデータビットをシフトするための論理信号を付与する
ビットシフト決定回路と、を含む請求項３に記載の２値
データ記録システム。 - 【請求項７】 前記周波数シンセサイザが、 位相検出器と、 固定周波数のタイミング信号を生成する手段と、 前記位相検出器と前記のタイミング信号を生成する手段
との間に挿入される第１分周器と、 前記電圧制御発振器の出力と前記位相検出器の入力との
間に挿入される第２分周器と、からなる請求項２に記載
の２値データ記録システム。 - 【請求項８】 前記フェーズロックループは、前記電圧
制御発振器の入力側に結合されたフィルタを含み、 前記コントロールループは、前記フィルタと前記電圧制
御発振器との間の接続部分に結合されたウィンドコンパ
レータを含む請求項２に記載の２値データ記録システ
ム。 - 【請求項９】 前記コントロールループが、 前記ウィンドコンパレータからの比較ビット信号を受信
するように接続されたマイクロプロセッサと、 前記マイクロプロセッサに接続され、前記比較ビット信
号に応答した電流信号を生成するディジタル／アナログ
変換器と、 前記ディジタル／アナログ変換器と前記電圧制御発振器
との間に結合され、該電圧制御発振器の定格動作周波数
を変化させる基準電流源と、からなる請求項８に記載の
２値データ記録システム。 - 【請求項１０】 前記前補償回路は、 記録すべき書込パルスをシフトするためのビットシフト
決定回路と、 前記ビットシフト決定回路に対し、記録すべき前記書込
パルスを進み側へシフトしまたは遅れ側にシフトするた
めのコード化データビットを生成する手段と、を含み、 前記ビットシフト決定回路は、組合せ論理と、予め定義
されたデータビットの群を格納するシフトレジスタとを
含む請求項１に記載の２値データ記録システム。 - 【請求項１１】 前記周波数シンセサイザに結合され、
前記動作周波数電流センス信号を受信するミラー回路を
含む請求項１に記載の２値データ記録システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/715,616 US5325241A (en) | 1991-06-14 | 1991-06-14 | Write precompensation with frequency synthesizer |
| US715616 | 1991-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174314A JPH05174314A (ja) | 1993-07-13 |
| JP2567546B2 true JP2567546B2 (ja) | 1996-12-25 |
Family
ID=24874785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4153199A Expired - Lifetime JP2567546B2 (ja) | 1991-06-14 | 1992-06-12 | ２値データ記録システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5325241A (ja) |
| EP (1) | EP0523348B1 (ja) |
| JP (1) | JP2567546B2 (ja) |
| KR (1) | KR960005121B1 (ja) |
| DE (1) | DE69221558T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570243A (en) * | 1993-06-22 | 1996-10-29 | Fujitsu Limited | Variable delay circuit including current mirror and ramp generator circuits for use in the read channel of a data storage device |
| US5543975A (en) * | 1993-11-12 | 1996-08-06 | Hewlett-Packard Company | Removal of precompensation in a write data signal from a flexible disk controller |
| TW369648B (en) * | 1996-09-02 | 1999-09-11 | Koninkl Philips Electronics Nv | Device for write compensation in magnetic media recording |
| US6288859B1 (en) * | 1997-08-12 | 2001-09-11 | U.S. Philips Corporation | Device for write compensation in magnetic-media recording |
| HU224088B1 (hu) * | 1998-02-26 | 2005-05-30 | Koninklijke Philips Electronics N V. | Eszköz mágneses adathordozón rögzített adatjelek bitsűrűség-változtatására |
| DE69830173D1 (de) * | 1998-10-06 | 2005-06-16 | St Microelectronics Srl | Verfahren zur Reduzierung der Einschwingzeit von PLL Schaltungen |
| US6288858B1 (en) | 1999-06-09 | 2001-09-11 | International Business Machines Corporation | Method for improving magnetic recording at high data rates for waveforms having a burst of transitions |
| US6281712B1 (en) * | 2000-09-05 | 2001-08-28 | Motorola, Inc. | Phase detector with frequency steering |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4173027A (en) * | 1977-12-20 | 1979-10-30 | Honeywell Information Systems Inc. | Write precompensation system |
| US4334250A (en) * | 1978-03-16 | 1982-06-08 | Tektronix, Inc. | MFM data encoder with write precompensation |
| US4245263A (en) * | 1979-05-14 | 1981-01-13 | Honeywell Information Systems Inc. | Write precompensation and write encoding for FM and MFM recording |
| US4481549A (en) * | 1979-09-12 | 1984-11-06 | Tektronix, Inc. | MFM data encoder with write precompensation |
| US4319200A (en) * | 1980-02-04 | 1982-03-09 | Cromemco Inc. | Multi-passband differentially controlled data rate synchronizer |
| US4691254A (en) * | 1985-06-24 | 1987-09-01 | Priam Corporation | Data processing system including encoder, decoder and write precompensator, using run length limited code |
| US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
| US4809088A (en) * | 1986-12-05 | 1989-02-28 | Western Digital Corporation | Integrated system for implementation of read window margining and write precompensaton in disk drives |
| US4878028A (en) * | 1987-02-12 | 1989-10-31 | Advanced Micro Devices, Inc. | Technique for generating precompensation delay for writing data to disks |
| US4851932A (en) * | 1988-01-29 | 1989-07-25 | Storage Technology Corporation | Adaptive compensation circuit for moving data storage media |
| US5187615A (en) * | 1988-03-30 | 1993-02-16 | Hitachi, Ltd. | Data separator and signal processing circuit |
-
1991
- 1991-06-14 US US07/715,616 patent/US5325241A/en not_active Expired - Lifetime
-
1992
- 1992-05-20 EP EP92108504A patent/EP0523348B1/en not_active Expired - Lifetime
- 1992-05-20 DE DE69221558T patent/DE69221558T2/de not_active Expired - Fee Related
- 1992-06-12 JP JP4153199A patent/JP2567546B2/ja not_active Expired - Lifetime
- 1992-06-15 KR KR1019920010351A patent/KR960005121B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960005121B1 (ko) | 1996-04-20 |
| DE69221558D1 (de) | 1997-09-18 |
| DE69221558T2 (de) | 1997-12-18 |
| US5325241A (en) | 1994-06-28 |
| KR930001191A (ko) | 1993-01-16 |
| JPH05174314A (ja) | 1993-07-13 |
| EP0523348A1 (en) | 1993-01-20 |
| EP0523348B1 (en) | 1997-08-13 |
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Legal Events
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