JP3327271B2

JP3327271B2 - Ｐｌｌ回路及びデータ読み出し回路

Info

Publication number: JP3327271B2
Application number: JP32457699A
Authority: JP
Inventors: 正樹佐野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-11-15
Filing date: 1999-11-15
Publication date: 2002-09-24
Anticipated expiration: 2019-11-15
Also published as: US7203149B1; JP2001144610A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路（Phas
e Locked Loop;位相同期ループ回路）に関し、特に、
位相比較器の比較結果を精度よく電圧に変換するチャー
ジポンプを備えたＰＬＬ回路及び該ＰＬＬ回路を備えた
データ読み出し回路に関する。

【０００２】

【従来の技術】ＰＬＬ回路は、周波数・位相変調信号の
復調、周波数変換、搬送波再生やクロック同期及びタイ
ミング抽出等の信号同期等、各種用途に用いられてい
る。以下、従来のＰＬＬ回路の一例について説明する。
図１０は、従来のＰＬＬ回路の構成の一例を示す図であ
る。図１０を参照すると、このＰＬＬ回路は、入力され
る制御電圧に応じた周波数で発振する電圧制御発振器
（Voltage Controlled Oscillator；ＶＣＯ）４０′
と、電圧制御発振器４０′の出力信号を分周する分周回
路（「分周器」ともいう）５０と、入力信号ＩＮと分周
回路５０からの出力信号ＯＵＴを入力して位相を比較
し、位相比較結果に対応したパルス幅を有するＵＰ（ア
ップ）信号と、ＤＯＷＮ（ダウン）信号を出力する位相
比較器１０と、位相比較器１０から出力されるＵＰ信
号、ＤＯＷＮ信号に応じて容量を充電、放電すること
で、入力信号ＩＮと出力信号ＯＵＴの位相差に応じた電
圧を生成するチャージポンプ（ＣＰ）２０′と、チャー
ジポンプ２０′の出力電圧から高周波成分を阻止する低
域通過特性を有するフィルタ（ＬＰＦ）よりなるループ
フィルタ３０′と、を備え、電圧制御発振器４０′はル
ープフィルタ３０′の出力電圧を制御電圧として入力す
る。

【０００３】図１１は、チャージポンプ２０′と電圧制
御発振器４０′の構成を説明するための図である。図１
１を参照すると、位相比較器１０から出力されるＵＰ信
号がアクティブ状態のとき、チャージポンプ２０′にお
いて、ＵＰ信号を制御端子に入力とする第１のスイッチ
２０２がオンし、高電位電源（ＶＤＤ）と第１のスイッ
チ２０２の一端との間に接続され、吐出電流（ソース電
流）を出力する第１の定電流源２０１からの定電流が、
一端が第１のスイッチ２０２の他端に接続され他端が低
電位電源（ＧＮＤ）に接続さている容量２０５に充電さ
れ、容量２０５の端子電圧が上がる。容量２０５の端子
電圧は、不図示のループフィルタを介して、電圧制御発
振器４０′の正転入力端子（＋）に制御電圧として入力
され、容量２０５の端子電圧の上昇を受けて、電圧制御
発振器４０′の発振周波数が上昇し、図９に示した位相
比較器１０に入力される分周回路５０の出力信号ＯＵＴ
の位相が進み、入力信号ＩＮの位相に接近するように制
御される。

【０００４】一方、位相比較器１０から出力されるＤＯ
ＷＮ信号がアクティブ状態のとき、チャージポンプ２
０′において、ＤＯＷＮ信号を制御端子に入力し一端が
容量２０５の一端と接続されている第２のスイッチ２０
３がオンし、低電位電源（ＧＮＤ）と第２のスイッチ２
０３の他端との間に接続され、吸込み電流（シンク電
流）を出力する第２の定電流源２０４からの定電流によ
り、容量２０５が放電され、容量２０５の端子電圧が低
下する。容量２０５の端子電圧の低下を受けて、電圧制
御発振器４０′の発振周波数が下がり、位相比較器１０
に入力される分周回路５０の出力信号ＯＵＴの位相が遅
れ、入力信号ＩＮの位相に接近するようにように制御さ
れる。

【０００５】このように、図１０に示すＰＬＬ回路にお
いては、位相比較器１０から出力されるＵＰ信号、ＤＯ
ＷＮ信号に応じて容量２０５（図１１参照）の端子電圧
が変化し、これにより、分周回路５０からの出力信号Ｏ
ＵＴと入力信号ＩＮとの位相同期制御が行われる。

【０００６】再び図１１を参照すると、電圧制御発振器
（ＶＣＯ）４０′は、正転入力端子（＋）が電圧制御発
振器４０′の正転入力端子（＋）に接続されており、容
量２０５の端子電圧、すなわちループフィルタ３０′の
出力端電圧を入力し、反転入力端子（−）には、予め設
定された固定電位である基準電圧（Ｖｒｅｆ）が供給さ
れており、正転入力端子（＋）に入力される電圧と基準
電圧（Ｖｒｅｆ）との差電圧に対応した電流を出力する
電圧電流変換器４１と、電圧電流変換器４１の出力電流
を制御電流として入力し、該制御電流に応じた周波数で
発振する電流制御発振器４２と、を備えて構成される。

【０００７】図１２は、ＰＬＬ回路におけるチャージポ
ンプ２０′の回路構成の一例を示す図である。図１２を
参照すると、チャージポンプ２０′は、ソースが高電位
電源（ＶＤＤ）に接続されたＰチャネルＭＯＳトランジ
スタＰＭ１、ＰＭ２、ＰＭ３を備え、ＰチャネルＭＯＳ
トランジスタＰＭ２のゲートとドレインが接続されてＰ
チャネルＭＯＳトランジスタＰＭ３のゲートと共通接続
され、ＰチャネルＭＯＳトランジスタＰＭ１のゲートに
は位相比較器１０から出力されるＵＰ信号が入力され、
ＰチャネルＭＯＳトランジスタＰＭ１のドレインは、Ｐ
チャネルＭＯＳトランジスタＰＭ２、ＰＭ３の共通接続
されたゲートに接続されている。

【０００８】また、ソースが低電位電源（ＧＮＤ）に接
続されたＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ
２、ＮＭ３を備え、ＮチャネルＭＯＳトランジスタＮＭ
２のゲートとドレインが接続されてＮチャネルＭＯＳト
ランジスタＮＭ３のゲートと共通接続され、Ｎチャネル
ＭＯＳトランジスタＮＭ１のゲートには位相比較器１０
から出力されるＤＯＷＮ信号が入力され、ＮチャネルＭ
ＯＳトランジスタＮＭ１のドレインは、ＮチャネルＭＯ
ＳトランジスタＮＭ２、ＮＭ３の共通接続されたゲート
に接続されている。

【０００９】ＰチャネルＭＯＳトランジスタＰＭ２のド
レインは、第１の定電流源２１の出力端に接続され、Ｎ
チャネルＭＯＳトランジスタＮＭ２のドレインは第２の
定電流源の出力端に接続されており、ＰチャネルＭＯＳ
トランジスタＰＭ２のドレインとＮチャネルＭＯＳトラ
ンジスタＮＭ２のドレインとが接続されてループフィル
タ３０′の入力端及び電圧制御発振器４０′の正転入力
端子（＋）に接続されている。

【００１０】ＰチャネルＭＯＳトランジスタＰＭ２、Ｐ
Ｍ３と、ＮチャネルＭＯＳトランジスタＮＭ２、ＮＭ３
とは、それぞれ、第１のカレントミラー回路２３と第２
のカレントミラー回路２４とを構成しており、第１のカ
レントミラー回路２３は、ＰチャネルＭＯＳトランジス
タＰＭ１がオンのとき（ＵＰ信号がＨｉｇｈレベルのと
き）、入力端をなすＰチャネルＭＯＳトランジスタＰＭ
２のドレインに供給される第１の定電流源２１の電流値
を折り返して、出力端をなすＰチャネルＭＯＳトランジ
スタＰＭ３のドレインから出力し、第２のカレントミラ
ー回路２４は、ＮチャネルＭＯＳトランジスタＮＭ１が
オンのとき（ＤＯＷＮ信号がＬｏｗレベルのとき）、入
力端をなすＮチャネルＭＯＳトランジスタＮＭ２のドレ
インに供給される第２の定電流源２２の電流値を折り返
して、出力端をなすＮチャネルＭＯＳトランジスタＮＭ
３のドレインから出力する。

【００１１】図１２に示す回路構成においては、ループ
フィルタ３０′は、チャージポンプ２０′から充放電さ
れ、端子電圧が、ループフィルタ３０′の出力端電圧を
なす容量（コンデンサ）Ｃ₀を含んでいる。なお、チャ
ージポンプ２０′からの出力電流により充放電される容
量の一端と、電圧制御発振器４０′の正転入力端子
（＋）との間に、所望の特性あるいは構成の低域通過フ
ィルタを設けてもよいことは勿論である。

【００１２】位相比較器１０から供給されるＵＰ信号に
応答して、チャージポンプ２０′の第１の定電流源２１
からの電流を第１のカレントミラー回路２３で折り返
し、出力端が電圧制御発振器４０′の正転入力端子
（＋）に接続されているループフィルタ３０′の容量に
対して、ＰチャネルＭＯＳトランジスタＰＭ３側から電
流Ｐを供給し、位相比較器１０から供給されるＤＯＷＮ
信号に応答して、第２の定電流源２２からの定電流を、
第２カレントミラー回路２４で折り返し、出力端が電圧
制御発振器４０′の正転入力端子（＋）に接続されてい
るループフィルタ３０′の容量に対して、ＮチャネルＭ
ＯＳトランジスタＮＭ３からの電流Ｎで放電する構成と
されており、電圧制御発振器４０′は、正転入力端子
（＋）に印可される端子電圧の上昇、及び下降に応じ
て、その発振周波数が上昇、及び下降する。

【００１３】入力された制御電圧に応じて発振周波数が
上昇又は下降した電圧制御発振器４０′からの出力信号
を分周回路５０で分周した出力信号ＯＵＴと入力信号Ｉ
Ｎの位相差を再び位相比較器１０で比較することで、位
相比較器１０は、位相比較結果に応じて、ＵＰ信号、Ｄ
ＯＷＮ信号を生成出力する。

【００１４】図１３は、電圧制御発振器４０′の構成の
一例を示す図であり、このうち図１３（ａ）は、図１１
に示した電圧電流変換回路４１の構成の一例を示す図で
ある。図１３（ａ）を参照すると、この電流電圧変換回
路は、ソースが共通接続されて基準電流を供給する定電
流源Ｉ₀に接続され、正転入力端子（＋）から入力され
るループフィルタ（ＬＰＦ）３０′の出力電圧（Ｖin）
と、反転入力端子（−）に供給されている基準電圧（Ｖ
ref）とをゲートにそれぞれ入力とするＰチャネルＭＯ
ＳトランジスタＰＭ４１、ＰＭ４２と、を備え、Ｐチャ
ネルＭＯＳトランジスタＰＭ４１のドレインは低電位電
源（ＧＮＤ）に接続され、ＰチャネルＭＯＳトランジス
タＰＭ４２のドレインは、ソースがＧＮＤ電位に接続さ
れ、ドレインとゲートが接続されたＮチャネルＭＯＳト
ランジスタＮＭ４１のドレインに接続されており、ゲー
トがＮチャネルＭＯＳトランジスタＮＭ４１のゲートに
共通接続され、ソースがＧＮＤ電位に接続されたＮチャ
ネルＭＯＳトランジスタＮＭ４２のドレインから電流が
出力され、ＮチャネルＭＯＳトランジスタＮＭ４１、Ｎ
Ｍ４２は、カレントミラー回路を構成している。正転入
力端子（＋）からの入力電圧（制御電圧）（Ｖin）と基
準電圧（Ｖref）の差電圧に対応したドレイン電流がＰ
チャネルＭＯＳトランジスタＰＭ４２から出力されてカ
レントミラー回路の入力端に入力され、ミラー電流が、
カレントミラー回路の出力端をなすＮチャネルＭＯＳト
ランジスタＮＭ４２のドレインから、電流制御発振器に
対する制御電流Ｉoutとして出力される。

【００１５】正転入力端子（＋）からの入力電圧（Ｖi
n）が基準電圧（Ｖref）と等しいときは、ＰチャネルＭ
ＯＳトランジスタＰＭ４２のドレイン電流は定電流Ｉ₀
の１／２となり、出力電流ＩoutはＩ₀／２となり、電流
制御発振器４０′は発振周波数範囲の中心周波数で発振
する。

【００１６】正転入力端子（＋）からの入力電圧（Ｖi
n）が基準電圧（Ｖref）よりも大のときは、Ｐチャネル
ＭＯＳトランジスタＰＭ４１に流れるドレイン電流がＩ
₀／２よりも小となり、ＰチャネルＭＯＳトランジスタ
ＰＭ４２に流れるドレイン電流がＩ₀／２よりも大とな
り、出力電流ＩoutはＩ₀／２よりも大となり、電流制御
発振器４０′は発振周波数はその中心周波数よりも高く
なる。

【００１７】一方、正転入力端子（＋）からの入力電圧
（Ｖin）が基準電圧（Ｖref）よりも小のときは、Ｐチ
ャネルＭＯＳトランジスタＰＭ４１に流れるドレイン電
流がＩ₀／２よりも大となり、ＰチャネルＭＯＳトラン
ジスタＰＭ４２に流れるドレイン電流はＩ₀／２よりも
小となり、出力電流ＩoutはＩ₀／２よりも小となり、電
流制御発振器４０′は発振周波数はその中心周波数より
も低くなる。

【００１８】図１３（ｂ）は、電流制御発振器（ＩＣ
Ｏ）４２の構成の一例を示す図である。図１３（ｂ）を
参照すると、電流制御発振器４２は、ソースが高電位電
源（ＶＤＤ）に接続されており、ゲートとドレインとが
互いに接続されて、制御電流入力端に接続されているＰ
チャネルＭＯＳトランジスタＰＭ４３と、出力端を入力
端に帰還入力した奇数段（図では３段）のインバータ３
０１、３０２、３０３よりなるリングオシレータと、リ
ングオシレータの最終段のインバータ３０３の差動電圧
出力を受けて出力信号（ＩＣＯ出力）を出力する電圧比
較器３０４と、を備えて構成されている。

【００１９】図１３（ｃ）は、電流制御発振回路（ＩＣ
Ｏ）４２のリングオシレータを構成するインバータの回
路構成の一例を示す図である。図１３（ｃ）を参照する
と、各インバータは、ソースが電源に接続され、ゲート
がＧ端子に接続され定電流源として作用するＰチャネル
ＭＯＳトランジスタＰＭ４４と、ソースが共通接続され
てＰチャネルＭＯＳトランジスタＰＭ４３のドレインに
接続され、ゲートが差動入力端子Ｉ１、Ｉ２に接続さ
れ、ドレインが負荷抵抗Ｒ１、Ｒ２を介してＧＮＤ電位
に接続されるとともに差動出力端子Ｏ１、Ｏ２に接続さ
れてなるＰチャネルＭＯＳトランジスタＰＭ４５、ＰＭ
４６と、を備えて構成される差動増幅回路よりなる。イ
ンバータのＧ端子はＰチャネルＭＯＳトランジスタＰＭ
４３のゲートに共通接続される。すなわち、入力制御電
流をＰチャネルＭＯＳトランジスタＰＭ４３で電圧に変
換し、該電圧に基づきインバータ３０１〜３０３の差動
増幅回路の定電流源の電流値を可変させることで、イン
バータ１段あたりの遅延時間を可変させ、発振周波数を
可変させ、インバータ３０３からの差動出力を差動入力
する電圧比較器３０４の出力端から発振出力を出力す
る。入力制御電流Ｉ_inが増大すると、インバータのＧ端
子の電位が下がり、インバータの差動対の定電流源をな
すＰチャネルＭＯＳトランジスタＰＭ４４に流れる電流
が増大し、インバータの反転動作が高速化し、これによ
りリングオシレータの発振周波数が上がり、一方、入力
制御電流Ｉ_inが減少すると、インバータのＧ端子の電位
が上がり、インバータの差動対の定電流源をなすＰチャ
ネルＭＯＳトランジスタＰＭ４４に流れる電流が減少
し、インバータの反転動作が低速となり、これによりリ
ングオシレータの発振周波数が下がることになる。

【００２０】なお、電流制御発振器のリングオシレータ
を構成するインバータ３０１〜３０３は、差動回路で構
成する代わりに、クロックドインバータ等で構成しても
よいことは勿論である。

【００２１】次に、記録ディスクからデータを読み出
し、読み出しクロックを入力データと位相同期させるＰ
ＬＬ回路の動作の一例について説明する。

【００２２】図１４は、ＰＬＬ回路の位相比較器１０
（図１０参照）に入力される入力データと、分周回路５
０（図１０参照）から出力される出力信号（読み出しク
ロック）と、位相比較器１０から出力されるＵＰ信号と
ＤＯＷＮ信号のタイミング動作を示すタイミング波形図
である。

【００２３】図１４（ａ）に示す例では、位相比較器１
０においては、例えば読み出しクロックのサイクルｔ０
において、入力データの立ち上がりエッジに同期してＵ
Ｐ信号がＬｏｗレベルからＨｉｇｈレベルに遷移してお
り、次のサイクルｔ１の、読み出しクロックのＬｏｗレ
ベルからＨｉｇｈレベルへの立ち上がりエッジに同期し
て、ＵＰ信号がＬｏｗレベルに遷移し（すなわちＵＰ信
号のパルス幅は読み出しクロックの入力データの変化に
対する位相遅れ分に対応するパルス幅とされる）、ＵＰ
信号がＬｏｗレベルに遷移した後、サイクルｔ２の読み
出しクロックの立ち上がりエッジに同期してＤＯＷＮ信
号が立ち上がり、ＤＯＷＮ信号は、読み出しクロックの
立ち下がりエッジに同期して立ち下がる（ＤＯＷＮ信号
のパルス幅は読み出しクロックのパルス幅分とされ
る）。そして、読み出しクロックのサイクルｔ３では、
入力データの立ち下がりエッジに同期してＵＰ信号がＬ
ｏｗレベルからＨｉｇｈレベルに遷移しており、次のサ
イクルｔ４における、読み出しクロックのＬｏｗレベル
からＨｉｇｈレベルへの立ち上がりエッジに同期して、
ＵＰ信号がＬｏｗレベルに遷移している。

【００２４】入力データと読み出しデータとの位相が同
期すると、ＵＰ信号のパルス幅とＤＯＷＮ信号のパルス
幅は一致し、読み出しクロックのパルス幅となる。

【００２５】図１４（ｂ）に示す例では、位相比較器１
０においては、読み出しクロックのサイクルｔ０で、入
力データの立ち上がりエッジに同期してＵＰ信号がＬｏ
ｗレベルからＨｉｇｈレベルに遷移しており、次のサイ
クルｔ１の読み出しクロックのＨｉｇｈレベルからＬｏ
ｗレベルへの立ち下がりエッジに同期してＵＰ信号がＬ
ｏｗレベルに遷移しており、ＤＯＷＮ信号がＬｏｗレベ
ルからＨｉｇｈレベルに遷移し、次のサイクルｔ２にお
いて、読み出しクロックの立ち下がりに同期して、ＤＯ
ＷＮ信号がＬｏｗレベルに立ち下がっている。読み出し
クロックのサイクルｔ３では、入力データの立ち下がり
エッジに同期してＵＰ信号がＬｏｗレベルからＨｉｇｈ
レベルに遷移しており、次のサイクルｔ４の、読み出し
クロックの立ち下がりエッジに同期して、ＵＰ信号がＬ
ｏｗレベルに立ち下がっており、ＤＯＷＮ信号がＬｏｗ
レベルからＨｉｇｈレベルに遷移し、次のサイクルｔ５
において、読み出しクロックの立ち下がりに同期して、
ＤＯＷＮ信号がＬｏｗレベルに立ち下がっている。

【００２６】図１４（ｂ）に示す例では、入力データと
読み出しデータとの位相が同期すると、ＵＰ信号とＤＯ
ＷＮ信号のパルス幅が一致し、読み出しクロックの１周
期となる。

【００２７】

【発明が解決しようとする課題】しかしながら、上記し
た従来のＰＬＬ回路は、下記記載の問題点を有してい
る。

【００２８】すなわち、チャージポンプにおいては、図
１２に示すように、ＵＰ信号がアクティブ時に、ループ
フィルタ３０′の容量を充電する電流（Ｐ）と、ＤＯＷ
Ｎ信号がアクティブ時に、ループフィルタ３０′の容量
に蓄積された電荷を放電する電流（Ｎ）の値の比が、第
１のカレントミラー回路２３の出力端をなすＰチャネル
ＭＯＳトランジスタＰＭ３の入出力特性（能動素子の電
流駆動能力を規定するトランスコンダクタンス係数β
や、素子の閾値Ｖ_TH等に関係する）と、第２のカレント
ミラー回路２４の出力端をなすＮチャネルＭＯＳトラン
ジスタＮＭ３の入出力特性とによって決定される。

【００２９】その結果、チャージポンプ２０′におい
て、ＵＰ信号がアクティブ状態のときのＵＰ動作におけ
る充電電流と、ＤＯＷＮ信号がアクティブ状態のときの
ＤＯＷＮ動作時における放電電流の値を等しくするに
は、素子構造の異なるＰチャネルＭＯＳトランジスタＰ
Ｍ３とＮチャネルＭＯＳトランジスタＮＭ３（図１２参
照）とから同一の電流値を出力できるような構成とする
ことが必要とされている。そして、導電型が相違するＰ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとの間の出力電流は、素子構造の相違から、通
常、同一導電型のＭＯＳトランジスタの場合よりも、ば
らつきが大きなものとなる。

【００３０】図１２を参照すると、チャージポンプ２
０′の第１、第２のカレントミラー回路２３、２４の出
力端をなすＰチャネルＭＯＳトランジスタＰＭ３とＮチ
ャネルＭＯＳトランジスタＮＭ３の出力特性を定める電
流駆動能力を同一とするには、ＰチャネルＭＯＳトラン
ジスタとＮチャネルのＭＯＳトランジスタの各トランス
コンダクタンスの比β_P／β_N、（但し、βは、（Ｗ／
Ｌ）μＣ_0Xで与えられ、Ｗはチャネル幅、Ｌはチャネル
長、μはキャリアの実効表面移動度、Ｃ_0Xは単位面積あ
たりのゲート容量でεをゲート絶縁膜の誘電率、ｔ_0Xを
ゲート絶縁膜の膜厚とするとＣ_0X＝ε／ｔ_0X）を、
「１」とするなど、ＰＬＬ回路を含む半導体集積回路の
内部回路を構成する他のＭＯＳトランジスタとは、別の
設計・構成を用いる必要がある。

【００３１】そして、チャージポンプ２０′の第１、第
２のカレントミラー回路２３、２４の出力端をなすＰチ
ャネルＭＯＳトランジスタＰＭ３とＮチャネルＭＯＳト
ランジスタＮＭ３の出力電流の電流値が同一となるよう
に設計した場合でも、素子構造の異なるＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタにおい
て製造ばらつき等により、出力電流には、ばらつきが生
じる。

【００３２】入力データと読み出しデータとの位相同期
した時点で、ＵＰ信号のパルス幅とＤＯＷＮ信号のパル
ス幅がともに等しい値となる構成のＰＬＬ回路におい
て、チャージポンプ２０′の第１のカレントミラー回路
２３の出力端をなすＰチャネルＭＯＳトランジスタＰＭ
３からの出力電流（Ｐ）と、第２のカレントミラー回路
２４の出力端をなすＮチャネルＭＯＳトランジスタＮＭ
３からの出力電流（Ｎ）とが１：１の場合、すなわち、
図６の第１例に示すように、出力電流（Ｐ）と出力電流
（Ｎ）が１０μＡの場合には、正しく位相同期が行われ
る。

【００３３】しかしながら、ＰＬＬ回路において、チャ
ージポンプ２０′のＰチャネルＭＯＳトランジスタＰＭ
３からの出力電流（Ｐ）とＮチャネルＭＯＳトランジス
タＮＭ３からの出力電流（Ｎ）の電流値の比が、１：１
でなく、例えば図６の第２例に示すように、1.2：１で
ある場合（Ｐ＝１２μＡ、Ｎ＝１０μＡ）、チャージポ
ンプ２０′のＵＰ動作時の充電電流（Ｐ）とＤＯＷＮ動
作時の放電電流（Ｎ）の電流値の比は、1.2：１とな
る。

【００３４】その結果、位相比較器１０に入力される入
力信号と出力信号の位相が一致し、位相比較器１０から
出力されるＵＰ信号とＤＯＷＮ信号のパルス幅が等しく
なった時点で、電圧制御発振器４０′の正転入力端子に
は、本来の位相同期時点における出力電圧よりも高い電
圧が印加されることになり、電圧制御発振器４０′は、
本来の発振周波数における位相同期点よりも位相が進ん
だ状態で発振する。これは、ＵＰ信号とＤＯＷＮ信号の
パルス幅が等しくなった時点で、放電電流（Ｎ）よりも
大きな電流値の充電電流（Ｐ）でＵＰ信号のアクティブ
期間中、ループフィルタ３０′の容量が充電され、放電
電流（Ｎ）によってＤＯＷＮ信号のアクティブ期間中
（ＵＰ信号のアクティブ期間と同一の長さの期間）放電
されることになり、その結果、充電電流（Ｐ）と放電電
流（Ｎ）の差電流にＵＰ信号のパルス幅分の時間を乗じ
た分の電荷が容量に蓄積されることになり、この電荷を
容量の容量値Ｃで除した分をオフセット電圧として、容
量の端子電圧が上昇するためである。

【００３５】このように、ＰＬＬ回路において、チャー
ジポンプ２０′のＵＰ動作時の充電電流（Ｐ）とＤＯＷ
Ｎ動作時の放電電流（Ｎ）の電流値の比が、１：１でな
い場合には、チャージポンプ２０′は、位相比較器１０
で検出された、入力信号と出力信号との位相差に対応し
た電圧を、電圧制御発振器４０′に対して出力すること
ができず、このため、ＰＬＬ回路は、入力信号と出力信
号との位相差が零の状態で正しく位相同期させることは
できない。

【００３６】そして、ＰＬＬ回路において、入力データ
と読み出しクロックとの位相がずれた状態（位相差が零
でない状態）で、同期（ロック）してしまうと、ＰＬＬ
回路から出力される読み出しクロックを用いて入力デー
タをデコードする回路等において、本来の入力データで
はない信号を入力データとしてデコードすることにな
り、このため、正しいデータを読み出すことができず、
場合によっては、記録媒体から全くデータの読み出しが
行えない等の深刻且つ重大な問題さえ生じる。

【００３７】近時、情報処理装置の記憶媒体として用い
られるＣＤ（compact disk）−ＲＯＭ、ＤＶＤ（digit
al versatile disk）等では、転送レートを上げるた
め、４倍速、８倍速、１６倍速、３２倍速といった回転
速度での高速読み出しが行われ、この場合、記録ディス
クから光ヘッドで読み出され増幅された後、２値化され
ＰＬＬ回路の入力される入力データにはジッタが存在し
ている。そして、入力信号の高速化とともに、入力信号
の周期に対する入力信号のジッタの時間幅の占める割合
も増大し、上記したように、ＰＬＬ回路のチャージポン
プの出力段のＰチャネルとＮチャネルＭＯＳトランジス
タの出力電流特性の相違又はばらつきから、入力データ
と読み出しクロックとの位相がずれた状態でロックする
場合、入力信号のジッタに対する耐性は著しく低下し、
ジッタの影響によって、いつまでも入力信号に位相同期
できない、という事態も発生する。

【００３８】このように、従来のＰＬＬ回路において
は、チャージポンプ２０′における出力段のＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの
出力電流のばらつきを補正するために、ＰＬＬ回路もし
くは再生装置を製造した後に、チャージポンプ２０′の
充電電流（Ｐ）と放電電流（Ｎ）の電流値の比が１：１
となるように調整することが必要とされている。その結
果、ＰＬＬ回路に補正回路を実装することが必要とされ
ることに加えて、製品製造後に、あらたに調整工程を必
要とし、結果として、コストの上昇を招く。

【００３９】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、素子の製造ばらつ
き等の影響を受けることなく、位相比較結果を精度良く
電圧に変換するチャージポンプ及びＰＬＬ回路並びに該
ＰＬＬ回路を備えたデータ読み出し装置を提供すること
にある。これ以外の本発明の目的、特徴、利点等は、以
下の説明から、当業者であれば、直ちに明らかとされる
であろう。

【００４０】

【課題を解決するための手段】前記目的を達成する本発
明は、位相比較器で検出される位相差をチャージポンプ
で電圧に変換しループフィルタで平滑化して電圧制御発
振器に制御電圧として入力し、前記電圧制御発振器から
の出力信号もしくは前記電圧制御発振器の出力を分周器
で分周した出力信号を前記位相比較器に帰還入力して入
力信号との位相を比較するＰＬＬ回路において、前記電
圧制御発振器が、正転入力端子と反転入力端子とを備え
ており、前記正転入力端子と前記反転入力端子とにそれ
ぞれ印加される端子電圧の差電圧を制御電圧として入力
し前記制御電圧に応じた周波数で発振し、前記ループフ
ィルタは、前記電圧制御発振器の前記正転入力端子と前
記反転入力端子の端子電圧をそれぞれ与える第１の容量
と第２の容量を有し、前記チャージポンプは、前記位相
比較器からの位相比較結果の出力に応じて、前記第１の
容量に対して第１の定電流源からの定電流で充電して前
記電圧制御発振器の前記正転入力端子の端子電圧を上
げ、前記第２の容量に対して第２の定電流源からの定電
流で放電して前記反転入力端子の端子電圧を下げること
で、前記正転入力端子と前記反転入力端子の端子電圧の
間の差電圧を拡げるように制御する手段と、前記位相比
較器からの位相比較結果の出力に応じて、前記第１の容
量に対して第３の定電流源からの定電流で放電して前記
電圧制御発振器の前記正転入力端子の端子電圧を下げ、
前記第２の容量に対して第４の定電流源からの定電流で
充電して前記反転入力端子の端子電圧を上げることで、
前記正転入力端子と前記反転入力端子の端子電圧の間の
差電圧を縮小させるように制御する手段とを備えてい
る。

【００４１】本発明は、正転入力端子と反転入力端子と
を備え、前記正転入力端子と前記反転入力端子にそれぞ
れ印加される端子電圧の差電圧を制御電圧として入力し
前記制御電圧に応じた周波数で発振する電圧制御発振器
と、前記電圧制御発振器からの出力信号もしくは前記電
圧制御発振器の出力を分周器で分周した出力信号と入力
信号との位相を比較し、位相比較結果を出力する位相比
較器と、前記電圧制御発振器の前記正転入力端子及び前
記反転入力端子に出力端がそれぞれ接続されている第１
及び第２のループフィルタと、前記位相比較器での位相
比較の結果出力される第１の制御信号を受けて、前記電
圧制御発振器の正転入力端子に端子電圧を供給する前記
第１のループフィルタの容量に対して、第１導電型のト
ランジスタから、第１の充電電流（Ｐ１）を供給すると
ともに、前記電圧制御発振器の反転入力端子に端子電圧
を供給する前記第２のループフィルタの容量に対して、
第２導電型のトランジスタから第１の放電電流（Ｎ１）
を供給する回路と、前記位相比較器での位相比較の結果
出力される第２の制御信号を受けて、前記電圧制御発振
器の反転入力端子に端子電圧を供給する前記第２のルー
プフィルタの容量に対して、第１導電型のトランジスタ
から第２の充電電流（Ｐ２）を供給するとともに、前記
電圧制御発振器の正転入力端子に端子電圧を供給する前
記第１のループフィルタの容量に対して、第２導電型の
トランジスタから第２の放電電流（Ｎ２）を供給し、前
記第１の充電電流（Ｐ１）と前記第１の放電電流（Ｎ
１）の和電流（Ｐ１＋Ｎ１）と、前記第２の充電電流
（Ｐ２）と前記第２の放電電流（Ｎ２）の和電流（Ｐ２
＋Ｎ２）との比が、前記第１導電型のトランジスタと前
記第２導電型トランジスタとの間の出力特性の相違に依
存せずに、１対１に設定可能とされている。

【００４２】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明のＰＬＬ回路は、その好ましい一実施の形
態において、図１を参照すると、正転入力端子（＋）と
反転入力端子（−）にそれぞれ印加される端子電圧の差
電圧を制御電圧として入力し該制御電圧に応じた周波数
で発振する電圧制御発振器（４０）と、電圧制御発振器
（４０）からの出力信号もしくは電圧制御発振器（４）
の出力を分周回路（５０）で分周した信号（ＯＵＴ）と
入力信号（ＩＮ）との位相を比較し、位相比較結果を出
力する位相比較器（１０）と、電圧制御発振器（４０）
の正転入力端子（＋）及び反転入力端子（−）に出力端
がそれぞれ接続されている第１及び第２のループフィル
タ（３０−１、３０−２）と、位相比較器（１０）から
出力される信号のうち、電圧制御発振器（４０）の発振
周波数を上げるための第１の制御信号（ＵＰ信号）がア
クティブ状態のときに、第１のループフィルタ（３０−
１）の出力端の端子電圧を与える第１の容量(ＣＡ)に対
して定電流（Ｐ１）で充電して、第１のループフィルタ
（３０−１）の出力端の端子電圧（電圧制御発振器（４
０）の正転入力端子（＋）の端子電圧）を増加させると
ともに、第２のループフィルタ（３０−２）の出力端の
端子電圧（電圧制御発振器（４０）の反転入力端子
（−）の端子電圧）を与える第２の容量（ＣＢ）の蓄積
電荷を定電流（Ｎ１）で放電することで、第２のループ
フィルタ（３０−２）の出力端の端子電圧を減少させる
第１の回路手段（２０−１）と、位相比較器（１０）か
ら出力される信号のうち、電圧制御発振器（４０）の発
振周波数を下げるための第２の制御信号（ＤＯＷＮ信
号）がアクティブ状態のときに、第１のループフィルタ
（３０−１）の出力端の端子電圧を与える第１の容量
(ＣＡ)の蓄積電荷を定電流（Ｎ２）で放電することで、
第１のループフィルタ（３０−１）の出力端の端子電圧
を減少させるとともに、第２のループフィルタ（３０−
２）の出力端の端子電圧を与える第２の容量（ＣＢ）に
対して定電流（Ｐ２）で充電して、第２のループフィル
タ（３０−２）の出力端の端子電圧を増加させる第２の
回路手段（２０−２）と、を有するチャージポンプ（２
０）と、を備えている。

【００４３】本発明は、その好ましい一実施の形態にお
いて、ＰＬＬ回路のチャージポンプは、図２を参照する
と、制御端子が第１の制御信号（ＵＰ）に接続されてい
る第１のスイッチ（１０２）と、高電位電源（ＶＤＤ）
と第１のスイッチ（１０２）の一端との間に接続された
第１の定電流源（１０１）と、一端が第１のスイッチ
（１０２）の他端に接続され、他端が低電位電源（ＧＮ
Ｄ）に接続された第１の容量（１０５）と、制御端子が
第１の制御信号（ＵＰ）に接続されている第２のスイッ
チ（１０３）と、低電位電源（ＧＮＤ）と第２のスイッ
チ（１０３）の一端との間に接続された第２の定電流源
（１０４）と、一端が第２のスイッチ（１０３）の他端
に接続され、他端が低電位電源（ＧＮＤ）に接続された
第２の容量（１１０）と、制御端子が第２の制御信号
（ＤＯＷＮ）に接続されている第３のスイッチ（１０
７）と、高電位電源（ＶＤＤ）と第３のスイッチ（１０
７）の一端との間に接続された第３の定電流源（１０
６）と、制御端子が第２の制御信号（ＤＯＷＮ）に接続
されている第４のスイッチ（１０８）と、低電位電源
（ＧＮＤ）と第４のスイッチ（１０８）の一端との間に
接続された第４の定電流源（１０９）と、を備え、第３
のスイッチ（１０７）の他端は、第２の容量（１１０）
の一端に接続されており、第４のスイッチ（１０８）の
他端は、第１の容量（１０５）の一端に接続されてい
る。

【００４４】第１の制御信号（ＵＰ）がアクティブ状態
のとき、第１のスイッチ（１０２）がオンし、第１の定
電流源（１０１）からの定電流が第１の容量（１０５）
に供給されて充電されるとともに、第２のスイッチ（１
０３）もオンして第２の定電流源（１０４）からの定電
流で第２の容量（１１０）が放電され、第１の容量（１
０５）の端子電圧と第２の容量（１１０）の端子電圧と
の差電圧が広がる（増大する）。

【００４５】一方、第２の制御信号（ＤＯＷＮ）がアク
ティブ状態のとき、第３のスイッチ（１０７）がオン
し、第３の定電流源（１０６）からの定電流が第２の容
量（１１０）に供給されて充電されるとともに、第４の
スイッチ（１０８）もオンして第４の定電流源（１０
９）からの定電流で第１の容量（１０５）が放電され、
第１の容量（１０５）の端子電圧と第２の容量（１１
０）の端子電圧との差電圧が縮減する。チャージポンプ
回路は、第１の容量（１０５）の端子電圧を正転出力と
し、第２の容量の端子電圧を反転出力として出力する。

【００４６】本発明の一実施の形態において、ＰＬＬ回
路のチャージポンプの構成の一例として、図４を参照す
ると、第１導電型の第１及び第２のトランジスタ（ＰＭ
１、ＰＭ２）よりなる第１のカレントミラー回路（２
３）と、制御端子に第１の制御信号(ＵＰ)を入力し第１
の制御信号(ＵＰ)がアクティブ状態（Ｈｉｇｈレベル）
のときに、第１のカレントミラー回路（２３）を活性化
させる第１のスイッチ（ＰＭ１）と、第１のカレントミ
ラー回路の入力端と低電位電源（ＧＮＤ）間に接続され
た第１の定電流源（２１）と、第１の導電型とは逆導電
型である第２導電型の第１及び第２のトランジスタ（Ｎ
Ｍ１、ＮＭ２）よりなる第２のカレントミラー回路（２
４）と、制御端子に第１の制御信号(ＵＰ)の反転信号を
入力し第１の制御信号(ＵＰ)がアクティブ状態のときに
第２のカレントミラー回路（２４）を活性化させる第２
のスイッチ（ＮＭ３）と、第２のカレントミラー回路
（２４）の入力端と高電位電源（ＶＤＤ）間に接続され
た第２の定電流源（２２）と、第１導電型の第３及び第
４のトランジスタ（ＰＭ５、ＰＭ６）よりなる第３のカ
レントミラー回路（２７）と、制御端子に第２の制御信
号（ＤＯＷＮ）を入力し第２の制御信号（ＤＯＷＮ）が
アクティブ状態（Ｈｉｇｈレベル）のときに、第３のカ
レントミラー回路（２７）を活性化させる第３のスイッ
チ（ＰＭ４）と、第３のカレントミラー回路（２７）の
入力端と低電位電源（ＧＮＤ）間に接続された第３の定
電流源（２５）と、第２導電型の第３及び第４のトラン
ジスタ（ＮＭ５、ＮＭ６）よりなる第４のカレントミラ
ー回路（２８）と、制御端子に前記第２の制御信号（Ｄ
ＯＷＮ）の反転信号を入力し第２の制御信号（ＤＯＷ
Ｎ）がアクティブ状態のときに第４のカレントミラー回
路（２８）を活性化させる第４のスイッチ（ＮＭ４）
と、第４のカレントミラー回路（２８）の入力端と高電
位電源（ＶＤＤ）間に接続された第４の定電流源（２
６）と、を備え、第１のカレントミラー回路（２３）の
出力端と第４のカレントミラー回路（２８）の出力端
が、第１のループフィルタ（３０−１）の入力端に共通
接続され、第２のカレントミラー回路（２４）の出力端
と第３のカレントミラー回路（２７）の出力端が、第２
のループフィルタ（３０−２）の入力端に共通接続され
ている。

【００４７】位相比較器（１０）から出力される第１の
制御信号（ＵＰ）がアクティブ状態にあるとき、第１の
定電流源（２５）からの定電流を、第１のカレントミラ
ー回路（２３）で折り返し、電圧制御発振器（４０）の
正転入力端子（＋）に端子電圧を供給する第１のループ
フィルタ（３０−１）の容量に対して、第１のカレント
ミラー回路（２３）の出力端をなす第１導電型のトラン
ジスタ（ＰＭ３）から、第１の充電電流（Ｐ１）を供給
するとともに、第２の定電流源（２２）からの定電流
を、第２のカレントミラー回路（２４）で折り返し、電
圧制御発振器（４０）の反転入力端子（−）に端子電圧
を供給する第２のループフィルタ（３０−２）の容量に
対して、第２のカレントミラー回路（２４）の出力端を
なす第２導電型のトランジスタ（ＮＭ３）から第１の放
電電流（Ｎ１）を供給する。

【００４８】また位相比較器（１０）から出力される第
２の制御信号（ＤＯＷＮ）がアクティブ状態にあると
き、第３の定電流源（２５）からの定電流を、第３のカ
レントミラー回路（２７）で折り返し、電圧制御発振器
（４０）の反転入力端子（−）に端子電圧を供給する第
２のループフィルタ（３０−２）の容量に対して第３の
カレントミラー回路（２７）の出力端をなす第１導電型
のトランジスタ（ＰＭ６）から第２の充電電流（Ｐ２）
を供給するとともに、第４の定電流源（２６）からの定
電流を、第４のカレントミラー回路（２８）で折り返
し、電圧制御発振器（４０）の正転入力端子（＋）に端
子電圧を供給する第１のループフィルタ（３０−１）の
容量に対して第４のカレントミラー回路（２８）の出力
端をなす第２導電型のトランジスタ（ＮＭ６）から第２
の放電電流（Ｎ２）を供給し、第１の充電電流（Ｐ１）
と第１の放電電流（Ｎ１）の和電流（Ｐ１＋Ｎ１）と、
第２の充電電流（Ｐ２）と第２の放電電流（Ｎ２）の和
電流（Ｐ２＋Ｎ２）の比が、素子構造が異なる第１導電
型のトランジスタと第２導電型トランジスタ間の出力特
性の相違、及び製造バラツキ等に依存せずに、１対１に
設定可能とされている。

【００４９】すなわち、チャージポンプ（２０）から容
量に供給されるＵＰ動作時の電流値とＤＯＷＮ動作時の
電流値の比は、（Ｐ１＋Ｎ１）：（Ｐ２＋Ｎ２）とな
る。

【００５０】その結果、本発明の一実施例の形態におい
ては、第１、第２導電型のトランジスタの出力電流の比
Ｐ：Ｎが１：１でない場合であっても、第１、第３のカ
レントミラー回路の第１導電型のトランジスタの出力電
流（Ｐ１とＰ２）が等しく、第２、第４のカレントミラ
ー回路の第２導電型のトランジスタの出力電流（Ｎ１と
Ｎ２）が等しければ、チャージポンプ（２０）から容量
に供給される電流値のＵＰ時とＤＯＷＮ時の比は、１：
１となる。これは、同じ素子構造をもつトランジスタ同
士、すなわち、第１導電型のトランジスタ同士、第２導
電型のトランジスタ同士でそれぞれ入出力特性を等しく
合わせることで、実現される。

【００５１】そして、同じ素子構造をもつトランジスタ
同士の入出力特性（電流駆動能力、閾値電圧等）を１：
１に合わせることは、素子構造の異なる第１、第２導電
型のトランジスタの出力特性を等しくする場合よりも、
容易である。

【００５２】また第１、第３のカレントミラー回路の第
１導電型のトランジスタの電流駆動能力（出力電流）と
第２、第４のカレントミラー回路の第２導電型のトラン
ジスタの電流駆動能力（出力電流）の比が１：ａの場合
に、（Ｐ１＋Ｎ１）：（Ｐ２＋Ｎ２）＝Ｐ１（１＋
ａ）：Ｐ２（１＋ａ）となる。この場合、第１、第３の
カレントミラー回路の第１導電型のトランジスタの出力
電流Ｐ１、Ｐ２が等しければ、チャージポンプから容量
に供給される、ＵＰ動作時の電流とＤＯＷＮ動作時の電
流の電流値の比は、１：１とされ、電流制御発振器の正
転入力端子（＋）と反転入力端子（−）には、ＵＰ信号
のパルス幅と、ＤＯＷＮ信号のパルス幅に比例した電圧
が供給される。

【００５３】一例として、図６の第４例に示すように、
Ｐ１＝Ｐ２＝１２μＡ、Ｎ１＝Ｎ２＝１０μＡのときに
も、チャージポンプから容量に供給される、ＵＰ動作時
の電流とＤＯＷＮ動作時の電流の電流値の比は、（Ｐ１＋Ｎ１）：（Ｐ２＋Ｎ２）＝（１２＋１０）：
（１２＋１０）＝１：１となる。このため、ＰＬＬ回路の入力信号と出力信号と
の位相差が零となった時点で、ＵＰ信号、ＤＯＷＮ信号
のパルス幅が一致することになり、問題は生じない。

【００５４】すなわち、本発明の一実施の形態の形態に
よれば、チャージポンプ（２０）において、素子構造が
異なる第１導電型と第２の導電型のトランジスタとの間
でそれぞれの出力電流が、製造ばらつき等で相違した場
合でも、位相比較器から出力される位相差に正しく対応
した電圧を、電圧制御発振器の正転入力端子と反転入力
端子の端子間の差電圧として、出力することができる。
このため、本発明の一実施の形態においては、チャージ
ポンプにおいて、素子構造が異なる第１導電型と第２の
導電型のトランジスタ間で出力電流が相違した場合に
も、位相比較器から出力される位相差に対応した電圧を
出力することができないことが原因して、正しく位相同
期を行うことが出来ないという、上記した従来技術のよ
うな問題は生じない。なお、図６の第３例に示すよう
に、第１導電型と第２導電型のトランジスタの出力電流
とが一致する構成としてもよいことは勿論である。

【００５５】本発明の一実施の形態に係るＰＬＬ回路に
おいては、チャージポンプ（２０）において、電流出力
段の第１導電型と第２の導電型のトランジスタでの出力
電流のばらつきを補正するための回路を設ける必要もな
く、製造後に調整する工程を設けることを要せずに、位
相比較器からのＵＰ信号とＤＯＷＮ信号のパルス幅の差
（この差が入力信号と出力信号との位相差に対応する）
に正しく対応した電圧を出力することができ、ＰＬＬ回
路の精度、性能を向上するとともに、製造コストの低減
を図ることができる。さらに、チャージポンプの電流出
力段の素子構造の異なる第１の導電型と第２の導電型の
トランジスタの特性を等しくするように設計することは
必要（制限）とされない。すなわち本発明においては、
チャージポンプの電流出力段の同一の導電型のトランジ
スタ同士の入出力特性（また温度特性や電源電圧特性
等）が同じでありさえすればよく、第１の導電型と第２
の導電型のトランジスタの上記特性が互いに一致してい
なくても、ＰＬＬ回路の特性の温度依存性や電源電圧依
存性を低減することができる。本発明においては、チャ
ージポンプの電流出力段の第１の導電型と第２の導電型
のトランジスタに対して上記特性を合わせるためにトラ
ンジスタサイズや製造プロセス等を考慮することを要し
なくしており、ＰＬＬ回路の設計期間の短縮を図るとと
もに、第１の導電型と第２の導電型のトランジスタとを
独立して設計できることから、設計自由度を増すという
利点も有している。

【００５６】さらに、本発明の一実施の形態において、
電圧制御発振器（４０）は、チャージポンプ（２０）か
らの出力を第１、第２のループフィルタ（３０−１、３
０−２）からの各出力電圧として、正転入力端子（＋）
と反転入力端子（−）とから差動（ディファレンシャル
・モード）で入力する構成とされており、このため同相
（コモン・モード）成分の雑音が除去される。すなわ
ち、本発明によれば、チャージポンプの出力電圧（ルー
プフィルタ出力電圧）を正転入力端子から入力するシン
グルエンド入力方式の従来の電圧制御発振器（図１２等
参照）と比べて、同相雑音成分を抑え、チャージポンプ
から電圧制御発振器へ伝達する信号の品質を向上すると
いう利点も有している。

【００５７】そして、本発明の一実施の形態において、
電圧制御発振器（４０）は、図２を参照すると、正転入
力端子（＋）と反転入力端子（−）にそれぞれ入力さ
れ、電圧値が可変される第１、第２の入力電圧の差電圧
に対応する電流を出力する電圧電流変換回路（４１）
と、前記電圧電流変換回路の出力電流を制御電流として
入力し前記制御電流に応じた周波数で発振する電流制御
発振器（４２）と、を備えて構成される。

【００５８】本発明は、記録ディスクから読み出しクロ
ックを抽出するＰＬＬ回路に適用される。この場合、図
８を参照すると、入力される制御電流に応じた周波数の
クロック信号を生成出力する電流制御発振器（Current
Controlled Oscillator；ＩＣＯ）（４２）と、電流
制御発振器（４２）からのクロック信号を分周する分周
器（５０）と、入力信号と分周器（５０）から出力され
るクロック信号（ＲＤＣＫ）とを入力とし、クロック信
号の入力信号に対する位相の遅れ、進み具合に応じてア
ップ信号（ＵＰ）及びダウン信号（ＤＯＷＮ）を出力す
る位相比較器（１０）と、位相比較器（１０）から出力
されるＵＰ及びＤＯＷＮ信号に基づきコンデンサを充電
放電して出力電圧を出力する第１のチャージポンプ（２
０）と、入力信号と分周器（５０）から出力されるクロ
ック信号とを入力とし、前記入力信号の同期パターンを
分周器（５０）から出力されるクロック信号を用いて計
測することにより周波数誤差を検出する周波数比較器
（６０）と、周波数誤差に応じた誤差電圧を出力する第
２のチャージポンプ（７０）と、第１のチャージポンプ
（２０）の出力電圧を入力とする第１の低域通過フィル
タ（３０）と、第２のチャージポンプの出力電圧を入力
とする第２の低域通過フィルタ（８０）と、第１の低域
通過フィルタの出力電圧を電流に変換する第１の電圧電
流変換回路（４１ａ）と、第２の低域通過フィルタの出
力電圧を電流に変換する第２の電圧電流変換回路（４１
ｂ）と、を備え、第１の電圧電流変換回路（４１ａ）か
ら出力される電流と前記第２の電圧電流変換回路（４１
ｂ）から出力される電流とを加えた和電流が、制御電流
として電流制御発振器（４２）に入力される。

【００５９】第１の電圧電流変換回路（４１ａ）は、正
転入力端子（＋）と反転入力端子（−）を備え、正転入
力端子と前記反転入力端子の端子電圧の差電圧に応じた
電流を出力し、第１の低域通過フィルタ（３０）が、第
１の電圧電流変換回路（４１ａ）の正転入力端子（＋）
と反転入力端子（−）とに出力端がそれぞれ接続されて
いる第１のループフィルタ（３０−１）と第２のループ
フィルタ（３０−２）で構成されており、第１のチャー
ジポンプ（２０）が、位相比較器（１０）から出力され
るＵＰ信号がアクティブ状態のときに、第１のループフ
ィルタ（３０−１）の出力端の端子電圧を与える第１の
容量に対して第１の定電流源からの定電流で充電して前
記第１のループフィルタ（３０−１）の出力端の端子電
圧を増加させるとともに、第２のループフィルタ（３０
−２）の出力端の端子電圧を与える第２の容量に対して
第２の定電流源からの定電流で放電して第２のループフ
ィルタ（３０−２）の出力端の端子電圧を減少させ、位
相比較器（１０）から出力されるＤＯＷＮ信号がアクテ
ィブ状態のときに、第１のループフィルタ（３０−１）
の出力端の端子電圧を与える前記第１の容量に対して第
３の定電流源からの定電流で放電して前記第１のループ
フィルタの出力端の端子電圧を減少させるとともに、第
２のループフィルタ（３０−２）の出力端の端子電圧を
与える前記第２の容量に対して第４の定電流源からの定
電流で充電して第２のループフィルタ（３０−２）の出
力端の端子電圧を増加させる手段を備えて構成される。
この実施の形態に係るＰＬＬ回路は、記録ディスクから
信号を再生するデータ読み出し装置において、入力デー
タに同期した読み出しクロック（ＲＤＣＫ）をデコーダ
等に出力するものである。

【００６０】さらに、本発明に係るＰＬＬ回路は、半導
体集積回路、クロック同期型半導体記憶装置等におい
て、外部クロックに同期した内部クロックを生成するク
ロック同期回路にも用いて好適とされる。

【００６１】

【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明のＰＬＬ回路の一実施例の
基本構成を説明するための図である。図１を参照する
と、本発明の一実施例をなすＰＬＬ回路は、位相比較器
１０、チャージポンプ２０、第１及び第２のループフィ
ルタ３０−１、３０−２、電圧制御発振器４０、及び分
周回路４０でループを構成している。なお、分周回路５
０を経由せずに（あるいは分周回路５０の分周比を１と
することで）、電圧制御発振器４０の出力を、直接位相
比較器１０に帰還入力する構成としてもよい。

【００６２】このうち電圧制御発振器４０は、正転入力
端子（＋）と反転入力端子（−）とを有し、正転入力端
子（＋）と反転入力端子（−）にそれぞれ印加される端
子電圧の差電圧を制御電圧として入力し、該制御電圧に
応じた周波数で発振する。

【００６３】第１のループフィルタ３０−１と第２のル
ープフィルタ３０−２とは、その出力端が、それぞれ、
電圧制御発振器４０の正転入力端子（＋）と反転入力端
子（−）とに接続されている。

【００６４】チャージポンプ２０は、位相比較器１０か
らのＵＰ信号に応じて、正転入力端子（＋）に出力端が
接続されている第１のループフィルタ３０−１の容量Ｃ
Ａを充電し、反転入力端子（−）に出力端が接続されて
いる第２のループフィルタ３０−２の容量ＣＢの蓄積電
荷を放電することで、正転入力端子（＋）と反転入力端
子（−）の端子電圧の差電圧が増大し、これを制御電圧
として入力する電圧制御発振器４０の発振周波数が上昇
する。

【００６５】またチャージポンプ２０は、位相比較器か
らのＤＯＷＮ信号に応じて、正転入力端子（＋）に出力
端が接続されている第１のループフィルタ３０−１の容
量ＣＡの蓄積電荷を放電し、反転入力端子（−）に出力
端が接続されている第２のループフィルタ３０−２の容
量ＣＢを充電することで、正転入力端子（＋）と反転入
力端子（−）の差電圧が縮小し、これを制御電圧として
入力する電圧制御発振器４０の発振周波数が減少する。

【００６６】チャージポンプ２０は、位相比較器１０か
らのＵＰ信号に応じて、正転入力端子（＋）に接続され
る第１の容量ＣＡを充電するための定電流Ｐ1と、反転
入力端子（−）に接続される第２の容量ＣＢ（容量値は
ＣＡと同一）の蓄積電荷を放電するための定電流Ｎ１を
それぞれ供給する第１、第２の定電流源（不図示）を備
えた回路２０−１と、位相比較器１０からのＤＯＷＮ信
号に応じて、正転入力端子（＋）に接続される第１の容
量ＣＡの蓄積電荷を放電するための定電流Ｎ２と、反転
入力端子（−）に接続される第２の容量ＣＢを充電する
ための定電流Ｐ２をそれぞれ供給する第３、第４の定電
流源（不図示）を備えた回路２０−２とを備え、第１、
第３の定電流源をＰチャネルＭＯＳトランジスタで構成
し、第２、第４の定電流源をＮチャネルＭＯＳトランジ
スタで構成した場合に、第１の容量ＣＡの充電電流Ｐ1
と第２の容量ＣＢの放電電流Ｎ1の和（Ｐ1＋Ｎ1）、第
１の容量ＣＡの放電電流Ｎ２と第２の容量ＣＢの充電電
流Ｐ２の和（Ｐ２＋Ｎ２）は、Ｐ１がＰ２と等しく、Ｎ
１がＮ２と等しい場合、等しくなり、素子構造の違いに
よるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳ
トランジスタの電流駆動能力のバラツキに影響されず、
電流制御発振器の正転入力端子（＋）と反転入力端子
（−）には、ＵＰ、ＤＯＷＮ信号のパルス幅に比例した
電圧が供給される。

【００６７】図２は、本発明の一実施例のチャージポン
プの基本構成を示す図である。図２を参照すると、高電
位電源（ＶＤＤ）に接続されている第１の定電流源１０
１と、第１の定電流源１０１の出力端に一端が接続さ
れ、制御端子が位相比較器１０から出力されるＵＰ信号
に接続されている第１のスイッチ１０２と、第１のスイ
ッチ１０２の他端と電圧制御発振器４０の正転入力端子
（＋）に一端が接続され、他端が低電位電源（ＧＮＤ）
に接続された第１の容量１０５と、低電位電源（ＧＮ
Ｄ）に接続されている第２の定電流源１０２と、第２の
定電流源１０２の出力端に一端が接続され、制御端子が
位相比較器１０から出力されるＵＰ信号に接続されてい
る第２のスイッチ１０３と、第２のスイッチ１０３の他
端と電圧制御発振器４０の反転入力端子（−）に一端が
接続され、他端が低電位電源（ＧＮＤ）に接続されてい
る第２の容量１１０と、高電位電源（ＶＤＤ）に接続さ
れている第３の定電流源１０６と、第３の定電流源１０
６の出力端に一端が接続され、制御端子が位相比較器１
０から出力されるＤＯＷＮ信号に接続されている第３の
スイッチ１０７と、を備え、第３のスイッチ１０７の他
端は、第２の容量１１０の一端に接続され、低電位電源
（ＧＮＤ）に接続されている第４の定電流源１０９と、
第２の定電流源１０９の出力端に一端が接続され、制御
端子が位相比較器１０から出力されるＵＰ信号に接続さ
れている第４のスイッチ１０８と、を備え、第４のスイ
ッチ１０８の他端は、第１の容量１０５の一端に接続さ
れている。

【００６８】位相比較器１０から出力されるＵＰ信号が
アクティブ状態のとき、ＵＰ信号を制御端子に入力とす
る第１のスイッチ１０２がオン（導通）し、第１の定電
流源１０１からの定電流（Ｐ１）が第１の容量１０５に
供給されて充電され、第１の容量１０５の端子電圧が増
大し、ＵＰ信号を制御端子に入力とする第２のスイッチ
１０３もオンし、第２の定電流源１０４からの定電流
（Ｎ１）で第２の容量１１０が放電され、第２の容量１
１０の端子電圧が減少し、電圧制御発振器４０の正転入
力端子（＋）、反転入力端子（−）間の差電圧が増大
し、正転入力端子（＋）と反転入力端子（−）の端子間
電圧を差動入力とする電圧電流変換器４１の出力電流が
増大し、電流制御発振器４２の発振周波数が増大し、位
相比較器１０に入力される分周回路５０の出力信号（Ｏ
ＵＴ）は、入力信号（ＩＮ）の位相に接近するように制
御される。

【００６９】位相比較器１０から出力されるＤＯＷＮ信
号がアクティブのとき、ＤＯＷＮ信号を制御端子に入力
とする第３のスイッチ１０７がオンし、第３の定電流源
１０６からの定電流（Ｐ２）が第２の容量１１０に供給
されて充電され、第２の容量１１０の端子電圧が増大
し、ＤＯＷＮ信号を制御端子に入力とする第４のスイッ
チ１０８もオンし、第４の定電流源１０９からの定電流
（Ｎ２）で第１の容量１０５が放電され、第１の容量１
０５の端子電圧が減少し、ＶＣＯの正転入力端子
（＋）、反転入力端子（−）間の差電圧が減少し、正転
入力端子（＋）と反転入力端子（−）の端子間電圧を差
動入力とする電圧電流変換器４１の出力電流が減少し、
電流制御発振器４２の発振周波数が減少し、位相比較器
１０に入力される分周回路５０の出力は、入力信号から
位相が遅れるように制御される。

【００７０】図３は、図２において、ＵＰ信号がアクテ
ィブ時とＤＯＷＮがアクティブ時の電圧制御発振器４０
の正転入力端子（＋）の端子電圧（第１の容量１０５の
端子電圧）と反転入力端子（−）の端子電圧（第２の容
量１１０の端子電圧）の変化の様子を示す図である。第
１の容量１０５と第２の容量１１０の容量値をＣとす
る。

【００７１】図３（ａ）に示すように、位相比較器１０
から出力されるＵＰ信号がアクティブ期間中、電圧制御
発振器４０の正転入力端子（＋）の端子電圧は、第１の
容量（Ｃ）１０５を電流（Ｐ１）でＵＰ信号アクティブ
期間（Ｔ_UP）中充電した電荷（Ｑ＝Ｐ１×Ｔ_UP）をその
容量値Ｃで除した電圧ΔＶ_UP+＝（Ｐ１×Ｔ_UP）／Ｃ分
上昇し、電圧制御発振器４０の反転入力端子（−）の端
子電圧は、第２の容量（Ｃ）１０５を電流（Ｎ１）でＵ
Ｐ信号アクティブ期間（ＵＰ）中放電する電荷量（Ｑ＝
Ｐ１×Ｔ_UP）をその容量値Ｃで除した電圧ΔＶ_UP-＝
（Ｎ１×Ｔ_UP）／Ｃ分下降し、電圧制御発振器４０の正
転入力端子（＋）と反転入力端子（−）の端子電圧の差
電位Ｖ_Oは、もとの差電位Ｖ_Aから、 ΔＶ₁＝ΔＶ_UP+＋ΔＶ_UP- ＝｛（Ｐ１×Ｔ_UP）＋（Ｎ１×Ｔ_UP）｝／Ｃだけ拡がり、Ｖ_A＋ΔＶ₁となる。

【００７２】そして、図３（ｂ）に示すように、ＤＯＷ
Ｎ信号がアクティブ期間中、電圧制御発振器４０の正転
入力端子（＋）の端子電圧は、第１の容量１０５を電流
（Ｎ２）でＤＯＷＮ信号アクティブ期間（Ｔ_DOWN）中放
電する電荷量（Ｑ＝Ｎ２×Ｔ _DOWN）をその容量値Ｃで除
した電圧ΔＶ_DOWN-＝（Ｎ２×Ｔ_DOWN）／Ｃ分下降し、
電圧制御発振器４０の反転入力端子（−）の端子電圧
は、第２の容量１０５を電流（Ｐ２）でＤＯＷＮ信号ア
クティブ期間（Ｔ_DOWN）中充電する電荷（Ｑ＝Ｐ２×Ｔ
_DOWN）をその容量値Ｃで除した電圧ΔＶ_DOWN+＝（Ｐ２
×Ｔ_DOWN）／Ｃ分上昇し、電圧制御発振器４０の正転入
力端子（＋）と反転入力端子（−）の端子電圧の差電位
Ｖ_Oは、もとの差電位Ｖ_Bから、 ΔＶ₂＝ΔＶ_DOWN-＋ΔＶ_DOWN+ ＝｛（Ｎ２×Ｔ_DOWN）＋（Ｐ２×Ｔ_DOWN）｝／Ｃだけ縮減される。

【００７３】このように、位相比較器１０から出力され
るＵＰ信号とＤＯＷＮ信号に応じて第１、第２の容量１
０５、１１０の端子電圧が変化し、これにより、分周回
路５０の出力信号と入力信号との位相同期制御が行われ
る。

【００７４】例えば図１４に示したように、位相比較器
１０からＵＰ信号とＤＯＷＮ信号が出力される場合、Ｕ
Ｐ信号がＴ_UP期間印加され、つづいてＤＯＷＮ信号がＴ
_DOWN期間印加されたときの電圧制御発振器４０の正転入
力端子（＋）と反転入力端子（−）の端子電圧の差電位
ΔＶは、 ΔＶ＝（Ｖ_A＋ΔＶ₁）−（ΔＶ₂）＝Ｖ_A＋ΔＶ₁−ΔＶ₂ ＝Ｖ_A＋｛（Ｐ１×Ｔ_UP）＋（Ｎ１×Ｔ_UP）｝／Ｃ−
｛（Ｎ２×Ｔ_DOWN）＋（Ｐ２×Ｔ_DOWN）｝／Ｃとなる。

【００７５】位相比較器１０において、入力信号と、分
周回路５０からの出力信号との位相が一致していること
を検出し、ＵＰ信号とＤＯＷＮ信号のパルス幅が等しく
なった時点で（Ｔ_UP＝Ｔ_DOWN＝Ｔ）、電圧制御発振器４
０の正転入力端子（＋）と反転入力端子（−）との端子
電圧の差電位ΔＶは、 ΔＶ＝Ｖ_A＋｛（Ｐ１−Ｐ２）×Ｔ）＋（Ｎ１−Ｎ２）
×Ｔ）｝／Ｃとなる。

【００７６】ここで、Ｐ１＝Ｐ２、Ｎ１＝Ｎ２の場合に
は、位相比較器１０からパルス幅の等しいＵＰ信号とＤ
ＯＷＮ信号が出力された時点で、電圧制御発振器４０の
正転入力端子（＋）と反転入力端子（−）の端子電圧の
差電位は、位相比較器１０からＵＰ信号とＤＯＷＮ信号
が出力される前のもとの差電位Ｖ_Aと同じ電圧に維持さ
れ、このようにして、ロック状態が保たれることにな
る。

【００７７】電圧制御発振器４０は、正転入力端子
（＋）に第１のループフィルタ３０−１の第１の容量１
０５の端子電圧を入力とし、反転入力端子（−）に第２
のループフィルタ３０−２の第２の容量１１０の端子電
圧を入力とし、差電圧に対応した電流を出力する電圧電
流変換器４１と、電圧電流変換器４１の出力電流を制御
電流として入力し、該制御電流に応じた周波数で発振す
る電流制御発振器４２とを備えて構成される。

【００７８】図４は、本発明の一実施例をなすＰＬＬ回
路のチャージポンプの回路構成の一例を示す図である。
図４を参照すると、チャージポンプ２０は、ソースが高
電位電源（ＶＤＤ）に接続されたＰチャネルＭＯＳトラ
ンジスタＰＭ１、ＰＭ２，ＰＭ３を備え、ＰチャネルＭ
ＯＳトランジスタＰＭ２のゲートとドレインとが接続さ
れてＰチャネルＭＯＳトランジスタＰＭ３のゲートと共
通接続され、ＰチャネルＭＯＳトランジスタＰＭ１のゲ
ートには位相比較器１０からのＵＰ信号が入力され、Ｐ
チャネルＭＯＳトランジスタＰＭ１のドレインは、Ｐチ
ャネルＭＯＳトランジスタＰＭ２、ＰＭ３の共通接続さ
れたゲートに接続されている。

【００７９】また、ソースが低電位電源（ＧＮＤ）に接
続されたＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ
２、ＮＭ３を備え、ＮチャネルＭＯＳトランジスタＮＭ
２のゲートとドレインとが接続されてＮチャネルＭＯＳ
トランジスタＮＭ３のゲートと共通接続され、Ｎチャネ
ルＭＯＳトランジスタＮＭ１のゲートには位相比較器１
０からのＵＰ信号をインバータＩＮＶ１で反転した信号
が入力され、ＮチャネルＭＯＳトランジスタＮＭ１のド
レインは、ＮチャネルＭＯＳトランジスタＮＭ２、ＮＭ
３の共通接続されたゲートに接続されている。Ｐチャネ
ルＭＯＳトランジスタＰＭ２のドレインは、一端が低電
位電源（ＧＮＤ）に接続された第１の定電流源２１の出
力端に接続され、ＮチャネルＭＯＳトランジスタＮＭ２
のドレインは、一端が電源（ＶＤＤ）に接続された第２
の定電流源２２の出力端に接続されており、Ｐチャネル
ＭＯＳトランジスタＰＭ３のドレインとＮチャネルＭＯ
ＳトランジスタＮＭ３のドレインは、ループフィルタ３
０−１、３０−１の入力端にそれぞれ入力されている。

【００８０】ＰチャネルＭＯＳトランジスタＰＭ２、Ｐ
Ｍ３と、ＮチャネルＭＯＳトランジスタＮＭ２、ＮＭ３
とは、それぞれ、第１のカレントミラー回路２３と第２
のカレントミラー回路２４を構成している。このうち、
第１のカレントミラー回路２３は、ＰチャネルＭＯＳト
ランジスタＰＭ１がオフのとき（すなわち位相比較器１
０から出力されるＵＰ信号がＨｉｇｈレベルのとき）、
入力端をなすＰチャネルＭＯＳトランジスタＰＭ２のド
レインに供給される第１の定電流源の電流値を、折り返
して、出力端をなすＰチャネルＭＯＳトランジスタＰＭ
３のドレインから出力し第１のループフィルタ３０−１
の容量を充電する。

【００８１】第２のカレントミラー回路２４は、Ｎチャ
ネルＭＯＳトランジスタＮＭ１がオフのとき（ＵＰ信号
がＨｉｇｈレベルのとき）、入力端をなすＮチャネルＭ
ＯＳトランジスタＮＭ２のドレインに供給される第２の
定電流源２２の電流値を、折り返して、出力端をなすＮ
チャネルＭＯＳトランジスタＮＭ３のドレインから出力
し第２のループフィルタ３０−２の容量を放電する。

【００８２】さらに、ソースが高電位電源（ＶＤＤ）に
接続されたＰチャネルＭＯＳトランジスタＰＭ４、ＰＭ
５，ＰＭ６を備え、ＰチャネルＭＯＳトランジスタＰＭ
５のゲートとドレインとが接続されてＰチャネルＭＯＳ
トランジスタＰＭ６のゲートと共通接続され、Ｐチャネ
ルＭＯＳトランジスタＰＭ４のゲートには位相比較器１
０のＤＯＷＮ信号が入力され、ＰチャネルＭＯＳトラン
ジスタＰＭ４のドレインは、ＰチャネルＭＯＳトランジ
スタＰＭ５、ＰＭ６の共通接続されたゲートに接続され
ている。また、ソースが低電位電源に接続されたＮチャ
ネルＭＯＳトランジスタＮＭ４、ＮＭ５、ＮＭ６を備
え、ＮチャネルＭＯＳトランジスタＮＭ５のゲートとド
レインとが接続されてＮチャネルＭＯＳトランジスタＮ
Ｍ６のゲートと共通接続され、ＮチャネルＭＯＳトラン
ジスタＮＭ４のゲートには位相比較器のＤＯＷＮ信号を
インバータＩＮＶ２で反転した信号が入力され、Ｎチャ
ネルＭＯＳトランジスタＮＭ４のドレインは、Ｎチャネ
ルＭＯＳトランジスタＮＭ５、ＮＭ６の共通接続された
ゲートに接続されている。

【００８３】ＰチャネルＭＯＳトランジスタＰＭ４のド
レインは、一端が低電位電源（ＧＮＤ）に接続された第
３の定電流源２５の出力端に、ＮチャネルＭＯＳトラン
ジスタＮＭ４のドレインは、一端が電源（ＶＤＤ）に接
続された第２の定電流源２６の出力端に接続されてお
り、ＰチャネルＭＯＳトランジスタＰＭ６のドレインと
ＮチャネルＭＯＳトランジスタＮＭ６のドレインは、そ
れぞれ第２、第１のループフィルタ３０−２、３０−１
の入力端にそれぞれ入力されている。

【００８４】ＰチャネルＭＯＳトランジスタＰＭ５、Ｐ
Ｍ６と、ＮチャネルＭＯＳトランジスタＮＭ５、ＮＭ６
とは、それぞれ、第３のカレントミラー回路２７と第４
のカレントミラー回路２８とを構成している。このう
ち、第３のカレントミラー回路２７は、ＰチャネルＭＯ
ＳトランジスタＰＭ４がオフのとき（位相比較器１０か
ら出力されるＤＯＷＮ信号がＨｉｇｈレベルのとき）、
入力端をなすＰチャネルＭＯＳトランジスタＰＭ５のド
レインに供給される第３の定電流源２５の電流値を、折
り返して、出力端をなすＰチャネルＭＯＳトランジスタ
ＰＭ６のドレインから出力し第２のループフィルタ３０
−２の容量を充電する。第４のカレントミラー回路２８
は、ＮチャネルＭＯＳトランジスタＮＭ４がオフのとき
（ＤＯＷＮ信号がＨｉｇｈレベルのとき）、入力端をな
すＮチャネルＭＯＳトランジスタＮＭ５のドレインに供
給される第４の定電流源２６の電流値を、折り返して、
出力端をなすＮチャネルＭＯＳトランジスタＮＭ６のド
レインから出力し第１のループフィルタ３０−１の容量
を放電する。

【００８５】ループフィルタ３０−１、３０−２は、チ
ャージポンプ２０から充放電される、端子電圧が、各ル
ープフィルタの端子電圧を与える容量（コンデンサ）Ｃ
０をそれぞれ含んでいる。なお、本発明において、ルー
プフィルタの回路構成は、図４に示したものに限定され
るものでないことは勿論である。また本発明の一実施例
においては、各ループフィルタ中の容量を、チャージポ
ンプから充放電する構成としているが、これとは別に、
チャージポンプ２０で充電及び放電される第１、第２の
容量（図２の１０５、１１０参照）を備え、第１、第２
の容量の端子と電圧制御発振器４０の正転入力端子
（＋）と反転入力端子（−）との間にそれぞれ所望の低
域通過特性（カットオフ周波数）を有する第１、第２の
ループフィルタを備えた構成としてもよいことは勿論で
ある。

【００８６】位相比較器１０から出力されるＵＰ信号の
アクティブ期間（Ｈｉｇｈレベル期間）に応答して、第
１の定電流源２１からの電流を第１のカレントミラー回
路２１で折り返し、電圧制御発振器４０の正転入力端子
（＋）に出力端が接続される第１のループフィルタ３０
−１の容量に対してＰチャネルＭＯＳトランジスタＰＭ
３からの出力電流（Ｐ１）を供給し（充電し）、また第
２の定電流源２２からの電流を第２のカレントミラー回
路２４で折り返し、電圧制御発振器４０の反転入力端子
（−）に出力端が接続される第２のループフィルタ３０
−２に対してＮチャネルＭＯＳトランジスタＮＭ３の出
力電流（Ｎ１）で電流を排出する（放電する）。

【００８７】また位相比較器１０から出力されるＤＯＷ
Ｎ信号のアクティブ期間（Ｈｉｇｈレベル期間）に応答
して、第３の定電流源２５からの電流を第３のカレント
ミラー回路２７で折り返し、電圧制御発振器４０の反転
入力端子（−）に出力端が接続される第２のループフィ
ルタ３０−１の容量に対して、ＰチャネルＭＯＳトラン
ジスタＰＭ６からの出力電流Ｐ２を供給し（充電し）、
第４の定電流源からの電流を第４のカレントミラー回路
２８で折り返し、位相比較器１０から供給されるＤＯＷ
Ｎ信号に応答して電圧制御発振器４０の正転入力端子
（＋）に出力端が接続される第１のループフィルタ３０
−１からＮチャネルＭＯＳトランジスタＮＭ６の出力電
流（Ｎ２）で電流を排出する（放電する）。

【００８８】チャージポンプ２０の第１のカレントミラ
ー回路２３のＰチャネルＭＯＳトランジスタＰＭ３から
の出力電流（Ｐ１）で、電圧制御発振器４０の正転入力
端子（＋）を端子電圧とする第１のループフィルタ３０
−１の容量に対して電流を供給すると、電圧制御発振器
４０の発振周波数は上昇し、ＵＰ動作となる（「ＵＰ動
作Ａ」という）。

【００８９】チャージポンプ２０の第３のカレントミラ
ー回路２７のＰチャネルＭＯＳトランジスタＰＭ６から
の出力電流（Ｐ２）で、電圧制御発振器４０の反転入力
端子（−）を端子電圧とする第２のループフィルタ３０
−２の容量を放電すると、電圧制御発振器４０の反転入
力端子（−）の端子電圧が下がり、電圧制御発振器４０
の発振周波数は下がり、ＤＯＷＮ動作となる（「ＤＯＷ
Ｎ動作Ａ」という）。

【００９０】また、チャージポンプ２０の第４のカレン
トミラー回路２４のＮチャネルＭＯＳトランジスタＮＭ
６の出力電流（Ｎ２）で、電圧制御発振器４０の正転入
力端子（＋）を端子電圧とする第１のループフィルタ３
０−１の容量を放電すると、電圧制御発振器４０の発振
周波数は下がり、ＤＯＷＮ動作となる（「ＤＯＷＮ動作
Ｂ」）。

【００９１】そして、チャージポンプ２０の第２のカレ
ントミラー回路２４のＮチャネルＭＯＳトランジスタＮ
Ｍ３の出力電流（Ｎ１）で、電圧制御発振器４０の反転
入力端子（−）を端子電圧とする第２のループフィルタ
３０−２の容量から放電すると、ＵＰ動作となる（「Ｕ
Ｐ動作Ｂ」という）。

【００９２】ＵＰ動作時は、ＰチャネルＭＯＳトランジ
スタＰＭ３（ＵＰ動作Ａ）とＮチャネルＭＯＳトランジ
スタＮＭ３（ＵＰ動作Ｂ）とが作動し、ＤＯＷＮ動作は
ＰチャネルＭＯＳトランジスタＰＭ６（ＤＯＷＮ動作
Ａ）とＮチャネルＭＯＳトランジスタＮＭ３（ＤＯＷＮ
動作Ｂ）とが作動する。

【００９３】ここで、ＵＰ動作Ａで流れるＰチャネルＭ
ＯＳトランジスタＰＭ３の電流Ｐ１、ＵＰ動作Ｂで流れ
るＮチャネルＭＯＳトランジスタＮＭ３の電流Ｎ１、Ｄ
ＯＷＮ動作Ａで流れるＰチャネルＭＯＳトランジスタＰ
Ｍ６の電流Ｐ２、ＤＯＷＮ動作Ｂで流れるＮチャネルＭ
ＯＳトランジスタＮＭ６電流Ｎ２とについて、（ＵＰ動
作時の電流）：（ＤＯＷＮ動作時の電流）は、（Ｐ１＋
Ｎ２）：（Ｐ２＋Ｎ２）となる。

【００９４】上記したように、従来のＰＬＬ回路で用い
られているチャージポンプにおいて、ＵＰ動作時とＤＯ
ＷＮ動作時の電流値の比は、１：１で設計することが求
められていた。これに対して、本発明の一実施例をなす
ＰＬＬ回路では、差動入力の電圧制御発振器を備えたこ
とにより、ＵＰ動作とＤＯＷＮ動作の電流比が、（Ｐ１
＋Ｎ１）：（Ｐ２＋Ｎ２）で決められる構成としてお
り、このため、たとえＰ：Ｎが１：１でない場合でも、
ＰチャネルＭＯＳトランジスタＰＭ３とＰＭ６の出力電
流（Ｐ１とＰ２）、ＮチャネルＭＯＳトランジスタＮＭ
３とＮＭ６の出力電流（Ｎ１とＮ２）がそれぞれ等しけ
ればＵＰとＤＯＷＮ動作時の電流比は、１：１となり、
製造ばらつきに強いＰＬＬ回路を実現しており、製造バ
ラツキを補正するための補正回路の実装を不要としてお
り、また製造後の調整作業等を不要している。

【００９５】電圧制御発振器４０の出力信号を分周回路
５０にて分周して読み出しクロックもしくは出力クロッ
クとなり位相比較器において入力クロックと比較するこ
とでＵＰ信号およびＤＯＷＮ信号を生成する。

【００９６】図５は、本発明の一実施例における電圧電
流変換回路４１の構成の一例を示す図である。図５を参
照すると、この電流電圧変換回路は、ソースが共通接続
されて基準電流を供給する定電流源Ｉ₀に接続され、正
転入力端子（＋）から入力される第１のループフィルタ
（ＬＰＦ）３０−１の出力電圧と、反転入力端子（−）
から入力される第２のループフィルタ（ＬＰＦ）３０−
２の出力電圧とをゲートにそれぞれ入力とするＰチャネ
ルＭＯＳトランジスタＰＭ４１、ＰＭ４２と、を備え、
ＰチャネルＭＯＳトランジスタＰＭ４１のドレインは低
電位電源（ＧＮＤ）に接続され、ＰチャネルＭＯＳトラ
ンジスタＰＭ４２のドレインは、ソースが低電位電源
（ＧＮＤ）に接続され、ドレインとゲートが接続された
ＮチャネルＭＯＳトランジスタＮＭ４１のドレインに接
続されており、ゲートがＮチャネルＭＯＳトランジスタ
ＮＭ４１のゲートに共通接続され、ソースが低電位電源
（ＧＮＤ）に接続されたＮチャネルＭＯＳトランジスタ
ＮＭ４２のドレインから電流が出力され、ＮチャネルＭ
ＯＳトランジスタＮＭ４１、ＮＭ４２は、カレントミラ
ー回路を構成している。正転入力端子（＋）と反転入力
端子（−）の差電圧に対応したドレイン電流がＰチャネ
ルＭＯＳトランジスタＰＭ４２から出力されてカレント
ミラー回路の入力端に入力され、ミラー電流が、カレン
トミラー回路の出力端をなすＮチャネルＭＯＳトランジ
スタＮＭ４２のドレインから、電流制御発振器に対する
制御電流Ｉoutとして出力される。本発明の一実施例に
おいて、電流制御発振器は、公知の任意のものが用いら
れ、例えば図１３を参照して説明した構成等のものを用
いてもよい。但し、図１３に示した電流制御発振器のリ
ングオシレータの段数等の限定されるものでないことは
勿論である。また本発明において、電流電圧変換回路
は、ＮチャネルＭＯＳトランジスタで構成してもよいこ
とは勿論である。

【００９７】なお、特開平１１−１８６９０４号公報に
は、二つの容量Ｃ１、Ｃ２の端子電圧を入力する二つの
端子を有する電圧制御発振器（ＶＣＯ）の構成が開示さ
れているが、いずれも正転入力端子の構成であり、正転
入力端子と反転入力端子の２つを備えた差動入力構成の
電圧制御発振器ではない。すなわち、特開平１１−１８
６９０４号公報に記載されたＰＬＬ回路では、チャージ
ポンプの出力電流のＵＰ動作時とＤＯＷＮ動作時の比
は、従来のＰＬＬ回路として説明したものと同様、Ｐチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタの出力電流の比とされている。

【００９８】本発明のＰＬＬ回路は、別の実施例とし
て、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＷ（読
み出し書き込み型ＣＤ）、ＣＤ−ＲＷ（読み出し書き込
み型ＣＤ）、ＣＤ−Ｒ（一回書き込み型ＣＤ）など、各
種記録媒体を読む出すデータ読み出し装置のＰＬＬ回路
に用いて好適とされる。

【００９９】ディジタル記録方式で情報が記録された記
録ディスクからデータを再生する装置において、ＰＬＬ
回路は、再生クロックとなるデータ読み取りクロックを
用いて、記録ディスクに記録されたデータの読み取りを
行う際に、データとデータ読み取り用クロックとの同期
をとるために用いられている。

【０１００】図７は、本発明に係るＰＬＬ回路が適用さ
れるデータ読み取り装置（再生装置）の構成の一例を示
す図である。図７を参照すると、記録ディスク４０１か
らデータを読みとる光学ヘッド４０２と、光学ヘッド４
０２から読み取られたデータから再生ＲＦ信号、フォー
カス誤差信号及びトラッキング誤差信号を生成するアン
プ（プリアンプ）４０４と、アンプ４０４からの再生Ｒ
Ｆ信号の雑音除去及び波形等化を行うフィルタ（等化
器）４０６と、再生ＲＦ信号を“１”、“０”に２値化
する２値化回路４０７と、２値化されたデータに同期し
たクロック（ＲＤＣＫ）（「データ読み出しクロック」
あるいは「データクロック」ともいう）を生成するＰＬ
Ｌ回路４０８と、データの復調を行うデコーダ（復調回
路）４０９と、再生データのエラー訂正を行うエラー訂
正回路４１０と、全体を制御するＣＰＵ４１１と、記録
ディスク４０１を回転駆動するディスクモータ４０３
と、光ヘッド４０２及びディスクモータ４０３を制御す
るサーボ制御装置４０５と、を備えている。

【０１０１】図８は、図７に示したデータ読み取り装置
に用いられるＰＬＬ回路４０８の構成の一例を示す図で
ある。

【０１０２】図８を参照すると、本発明の一実施例をな
すＰＬＬ回路は、入力される制御電流に応じた周波数の
クロック信号を生成出力する電流制御発振器（ＩＣＯ）
４２と、電流制御発振器４２からのクロック信号を分周
する分周器５０と、入力信号（ＥＦＭ）と分周器５０か
ら出力されるクロック信号(ＲＤＣＫ)とを入力とし、前
記クロック信号の前記入力信号に対する位相の遅れ、進
み具合に応じてアップ及びダウン信号を出力する位相比
較器１０と、位相比較器１０から出力されるＵＰ及びＤ
ＯＷＮ信号に基づき容量を充電放電して出力電圧を出力
する第１のチャージポンプ２０と、入力信号と分周器５
０から出力されるクロック信号とを入力とし、前記入力
信号の同期パターンを分周器５０から出力されるクロッ
ク信号を用いて計測することにより周波数誤差を検出す
る周波数比較器６０と、周波数誤差に応じた誤差電圧を
出力する第２のチャージポンプ７０と、第１のチャージ
ポンプ２０の出力電圧を入力とする第１、第２のループ
フィルタ３０−１、３０−２と、第２のチャージポンプ
７０の出力電圧を入力とするループフィルタ８０と、第
１、第２のループフィルタ３０−１、３０−２の出力電
圧を正転入力端子（＋）と反転入力端子（−）から差動
入力し差電圧に対応した電流に変換する第１の電圧電流
変換回路４１ａと、ループフィルタ８０の出力電圧を電
流に変換する第２の電圧電流変換回路４１ｂと、を備
え、第１の電圧電流変換回路４１ａから出力される電流
と第２の電圧電流変換回路４１ｂから出力される電流と
を合成器（加算器）９０で加えた和電流が、前記制御電
流として、電流制御発振器４２に入力される。

【０１０３】第１の電圧電流変換回路（４１ａ）の正転
入力端子（＋）と反転入力端子（−）には、第１のルー
プフィルタ３０−１と第２のループフィルタ３０−２の
出力端が接続されている。チャージポンプ２０、ループ
フィルタ３０−１、３０−２の構成は、図２又は図４を
参照して説明したものと同様の構成とされる。

【０１０４】すなわち、第１のチャージポンプ２０が、
位相比較器１０から出力されるＵＰ信号がアクティブ状
態のときに、第１のループフィルタ３０−１の出力端の
端子電圧を与える第１の容量（図２の１０５）に対して
第１の定電流源からの定電流で充電して第１のループフ
ィルタ３０−１の出力端の端子電圧を増加させるととも
に、第２のループフィルタ３０−２の出力端の端子電圧
を与える第２の容量（図２の１１０）に対して第２の定
電流源からの定電流で放電して前記第２のループフィル
タの出力端の端子電圧を減少させ、位相比較器１０から
出力されるＤＯＷＮ信号がアクティブ状態のときに、第
１のループフィルタ３０−１の出力端の端子電圧を与え
る第１の容量（図２の１０５）に対して第３の定電流源
からの定電流で放電して第１のループフィルタの出力端
の端子電圧を減少させるとともに、第２のループフィル
タ３０−２の出力端の端子電圧を与える第２の容量（図
２の１１０参）に対して第４の定電流源からの定電流で
充電して第２のループフィルタ３０−２の出力端の端子
電圧を増加させる。

【０１０５】記録ディスクにおいては、記録ディスクに
記録されたデータとデータ読み取りクロックとの同期制
御を行うため、図９（ａ）に示すように、１フレーム毎
にシンクパターンが（同期パターン）設けられており、
ＣＤ−ＲＯＭではＥＦＭ（Eight to Fourteen Modul
ation；８−１４変換変調）信号方式、ＤＶＤ（Digital
Versatile Disk）ではＥＦＭｐｌｕｓ符号が用いら
れている。

【０１０６】ＥＦＭ信号方式においては、シンクパター
ンは、図９（ｂ）に示すように、最大反転間隔（１１
Ｔ：Ｔはチャンネルビット長）が２回連続する信号であ
り、データ信号は、記録ディスクのピット長とピット間
隔によって「１１Ｔ」以下となっており、データ読み取
りクロックによって信号の立ち上がりから次の立ち上が
りから立ち下がりから次の立ち下がりまでを計測し、計
測値が「２２」であった場合、シンクパターンと判断し
ている。

【０１０７】一方、ＥＦＭｐｌｕｓ信号方式では、図９
（ｃ）に示すように、シンクパターンは１４Ｔと４Ｔと
の反転間隔を有する信号とされており、シンクパターン
１周期の１８Ｔの間に「１」が９回続き、「０」が９回
続く９Ｔ＋９Ｔや、「１」が１０回続き、その後「０」
が８回続く１０Ｔ＋８Ｔといったデータ信号も含まれて
いる可能性があるため、データ読み取りクロックによっ
て、信号の立ち上がりから次の立ち上がり、または立ち
下がりから次の立ち下がりまでを計測し、計測値が「１
８」であった場合でも、直ちに、シンクパターンと判断
することはできない。このため、データ読み取りクロッ
クによって、信号の立ち上がりから立ち下がり、または
立ち下がりから立ち上がりまでを計測し、計測値が「１
４」の場合、データ読み取りクロックによって、その後
の信号の立ち上がり又は立ち下がりまでを、さらに計測
し、計測結果に基づき、周波数誤差を検出している。デ
ータ読み取りクロックによって、ＥＦＭｐｌｕｓ信号の
立ち上がりから立ち下がりまで、または立ち下がりから
立ち上がりまでを計測し、計測値が「１４」以外の場
合、その計測値に基づいた互いに異なる幅を有するパル
ス信号が周波数誤差信号として出力される。一方、計測
値が「１４」となった場合、データ読み取りクロックに
よって、その後の信号の立ち上がり又は立ち下がりまで
を計測し、この計測結果に基づき、互いに異なる幅を有
するパルス信号が周波数誤差信号として出力され、出力
された周波数誤差信号は第２のチャージポンプ７０で電
圧に変換されて、第２の低域通過フィルタ８０、第２の
電圧電流変換器４２ｂ、電流加算器９０を介して、制御
電流が電流制御発振器４２に供給され、所定の周波数の
信号が出力される。

【０１０８】ＥＦＭｐｌｕｓ信号の立ち上がりから立ち
下がりまで、または立ち下がりから立ち上がりまでを計
測し、計測値が「１４」となった場合で、その後の信号
の立ち上がり又は立ち下がりまでの計測値が「４」の場
合、周波数誤差信号はセンター値を出力し、データ読み
取りクロックとＥＦＭｐｌｕｓ信号との周波数が同期し
ていることになる。

【０１０９】そして周波数誤差信号がセンター値を出力
し、データ読み取りクロックとＥＦＭｐｌｕｓ信号の周
波数が同期したのち、第２の電圧電流変換器４１ｂから
の出力電流値をオフセット電流として、位相比較器１０
におけるデータ読み取りクロックとＥＦＭｐｌｕｓ信号
のエッジの比較により位相誤差の検出が行われ、第１の
チャージポンプ２０、第１、第２のループフィルタ３０
−１、３０−２、第１の電圧電流変換器４１ａ、電流加
算器９０、電流制御発振器４２ｂ、分周器５０のループ
によって、データ読み取りクロックとＥＦＭｐｌｕｓ信
号の位相が同期（ロック）するように引き込み動作が行
われる。その際、分周器５０の分周値は、周波数同期時
の値に固定されている。なお、図７、図９、及び周波数
比較器等についての詳細は、本願出願人による特許出願
である特願平１０−１８８５６号（本願出願時未公開）
等の記載が参照される。

【０１１０】ＥＦＭ信号（もしくはＥＦＭｐｌｕｓ信
号）とデータ読み出し用クロック（ＲＤＣＫ）を入力と
する位相比較器１０からの位相比較結果出力を第１のチ
ャージポンプ２０で電圧出力し、第１、第２のループフ
ィルタ３０−１、３０−２で高調波成分をカットし、第
１、第２のループフィルタ３０−１、３０−２の差動出
力を第１の電圧電流変換器４１ａで電流に変換した位相
同期系の電流と、ＥＦＭ信号とデータ読み出し用クロッ
ク（ＲＤＣＫ）を入力とする周波数比較器６０の出力を
受ける第２のチャージポンプ７０の出力電圧をローパス
フィルタ８０に入力し、ローパスフィルタ８０の出力電
圧を第２の電圧電流変換器４１ｂで電流に変換した周波
数同期系の出力電流とを、電流加算器９０で加算したも
のを制御電流として電流制御発振器４２に入力し、その
出力を分周器５０に入力し分周器５０の出力をデータ読
み出し用クロック（ＲＤＣＫ）として、位相比較器１
０、周波数比較器６０に入力している。

【０１１１】動作開始時には、位相比較器１０、第１の
チャージポンプ２０、第１、第２のローパスフィルタ３
０−１、３０−２は、スタンバイ状態とされており、周
波数比較器６０、第２のチャージポンプ７０、ローパス
フィルタ８０、第２の電圧電流変換器４１ｂ、電流制御
発振器４２、分周器５０のループで周波数が同期するよ
うに動作する周波数同期制御が行なわれる。この際、分
周器５０の分周値は、ＣＰＵ（図７参照）で実行される
ソフトウェアによりデータレート（１倍速、２倍速等）
のクロックスピードに応じた所定値に設定される。

【０１１２】周波数が同期した時点で、第２の電圧電流
変換器４１ｂの出力電流は一定値に固定されておりオフ
セット電流を供給し、位相比較器１０、第１のチャージ
ポンプ２０、第１、第２のローパスフィルタ３０−１、
３０−２、第１の電圧電流変換器４１ａ、電流制御発振
器４２、分周器５０のループで位相が同期するように動
作する位相同期制御が行なわれる。

【０１１３】また本発明のＰＬＬ回路は、半導体集積回
路装置、及びクロック同期型半導体記憶装置において、
外部クロックを入力バッファから入力し、該外部クロッ
クに位相同期した内部クロックを生成して内部回路に供
給するクロック同期回路に用いても好適とされる。

【０１１４】そして、本発明のチャージポンプは、その
用途がＰＬＬ回路に限定されるものでなく、制御信号に
応じて、容量（コンデンサ）の充電及び放電を制御する
任意の回路に適用可能である。

【０１１５】なお上記実施例では、ＭＯＳトランジスタ
によるＰＬＬ回路の構成を例に説明したが、ＰＮＰ、Ｎ
ＰＮ型のバイポーラトランジスタを用いたＰＬＬ回路に
対しても同様にして適用される。

【０１１６】

【発明の効果】以上説明したように、本発明によれば、
チャージポンプにおける、ＵＰ動作時の電流とＤＯＷＮ
動作時に出力する電流値の相対比の精度を向上し、位相
比較結果を正しく電圧に変換することができる、という
効果を奏する。

【０１１７】その理由は、本発明においては、位相比較
器から出力されるアップ信号のアクティブ期間に応答し
て、電圧制御発振器の正転入力端子に端子電圧を供給す
る第１のループフィルタに対して、第１導電型の第１の
トランジスタから、第１の充電電流を供給するととも
に、電圧制御発振器の反転入力端子に端子電圧を供給す
る第２のループフィルタに対して、第２導電型の第１の
トランジスタから第１の放電電流を供給し、位相比較器
から出力されるダウン信号のアクティブ期間に応答し
て、第２のループフィルタに対して第１導電型の第２の
トランジスタから第２の充電電流を供給するとともに、
第１のループフィルタに対して第２導電型の第２のトラ
ンジスタから第２の放電電流を供給し、第１の充電電流
（Ｐ１）と第１の放電電流（Ｎ１）の和電流と、第２の
充電電流（Ｐ２）と第２の放電電流（Ｎ）の和電流との
比（Ｐ１＋Ｎ１）：（Ｐ２＋Ｎ２）が、第１、第２導電
型のトランジスタ間の出力特性の相違、及び製造バラツ
キ等に依存せずに、１対１に設定可能とされているため
である。

【０１１８】そして本発明によれば、素子構造の相違す
るＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
ランジスタの出力特性、製造バラツキを補正するための
補正回路、調整工程等不要とし、低コスト化を図るとと
もに、高精度の位相同期を可能としている。

【０１１９】本発明によれば、チャージポンプの電流出
力段の同一の導電型のトランジスタ同士の温度特性や電
源電圧特性が同じであれば、チャージポンプの電流出力
段の素子構造の異なる第１の導電型のトランジスタと第
２の導電型のトランジスタの特性が互いに一致していな
くても、ＰＬＬ回路の特性の温度依存性や電源電圧依存
性を低減することができる。すなわち、本発明によれ
ば、チャージポンプの電流出力段の第１の導電型のトラ
ンジスタと第２の導電型のトランジスタに対して上記特
性を合わせるためにトランジスタサイズや製造プロセス
等を考慮することを要しなくしており、ＰＬＬ回路の設
計期間の短縮を図るとともに、第１の導電型のトランジ
スタと第２の導電型のトランジスタとを独立して設計で
きることから、設計自由度を向上している。

【０１２０】さらに本発明のＰＬＬ回路をデータ読み出
し装置に適用することで、ジッタに強く、正確にデータ
の読み出しを行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の基本構成を示す図である。

【図２】本発明の一実施例におけるチャージポンプの構
成を説明する図である。

【図３】本発明の一実施例の動作を説明するための図で
あり、ＵＰ動作とＤＯＷＮ動作時の電圧制御発振器の正
転入力端子と反転入力端子の端子電圧の変化の様子を示
す図である。

【図４】本発明の一実施例におけるチャージポンプの回
路構成の一例を示す図である。

【図５】本発明の一実施例における電圧電流変換回路の
構成を示す図である。

【図６】本発明を従来の技術と比較して説明するための
図である。

【図７】本発明のＰＬＬ回路が適用されるデータ読み出
し装置の構成を示す図である。

【図８】本発明のＰＬＬ回路の別の実施例の構成を示す
図である。

【図９】（ａ）は同期パターンを模式的に示す図であ
り、（ｂ）はＥＦＭ信号の同期パターンについて説明す
るための図であり、（ｃ）はＥＦＭｐｌｕｓ信号の同期
パターンについて説明するための図である。

【図１０】従来のＰＬＬ回路の構成を示す図である。

【図１１】従来のＰＬＬ回路のチャージポンプの構成を
説明するための図である。

【図１２】従来のＰＬＬ回路のチャージポンプの構成の
一例を示す図である。

【図１３】従来のＰＬＬ回路の電圧制御発振器構成を示
す図であり、（ａ）は電圧電流変換回路、（ｂ）は電流
制御発振器、（ｃ）はリングオシレータを構成するイン
バータの一例を示す図である。

【図１４】位相比較器の入力信号とＵＰ及びＤＯＷＮ信
号を示すタイミング図である。

【符号の説明】

１０位相比較器２０、２０′ チャージポンプ２１第１の定電流源２２第２の定電流源２３第１のカレントミラー回路２４第１のカレントミラー回路２５第３の定電流源２６第４の定電流源２７第３のカレントミラー回路２８第４のカレントミラー回路３０′ ループフィルタ３０−１第１のループフィルタ３０−２第２のループフィルタ４０、４０′ 電圧制御発振器４１、４１ａ，４１ｂ、電圧電流変換器４２電流制御発振器６０周波数比較器７０チャージポンプ８０ローパスフィルタ９０電流加算器（合成器）３０１〜３０３インバータ３０４コンパレータ４０１記録ディスク４０２光ヘッド４０３モータ４０４アンプ４０５サーボコントローラ４０６フィルタ４０７２値化回路４０８ＰＬＬ回路４０９デコーダ４１０誤り訂正回路４１１ＣＰＵＩ₀ 定電流源ＩＮ入力信号ＩＮＶ１、ＩＮＶ２インバータＮＭ１〜ＮＭ６ＮＭ４１〜ＮＭ４２ＮチャネルＭＯ
ＳトランジスタＮ、Ｎ１、Ｎ２放電電流ＯＵＴ出力信号Ｐ、Ｐ１、Ｐ２充電電流ＰＭ１〜ＰＭ６ＰＭ４１〜ＰＭ４６ＰチャネルＭＯ
ＳトランジスタＲ、Ｒ１、Ｒ２抵抗Ｃ、Ｃ₀、Ｃ₁ 容量（コンデンサ）ＶDD 電源（高電位電源）Ｖref 基準電圧

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/14

Claims

(57)【特許請求の範囲】

【請求項１】位相比較器で検出される位相差をチャージ
ポンプで電圧に変換しループフィルタで平滑化して電圧
制御発振器に制御電圧として入力し、前記電圧制御発振
器からの出力信号もしくは前記電圧制御発振器の出力を
分周器で分周した出力信号を前記位相比較器に帰還入力
して入力信号との位相を比較するＰＬＬ回路において、前記電圧制御発振器が、正転入力端子と反転入力端子と
を備えており、前記正転入力端子と前記反転入力端子と
にそれぞれ印加される端子電圧の差電圧を制御電圧とし
て入力し前記制御電圧に応じた周波数で発振し、前記ループフィルタは、前記電圧制御発振器の前記正転
入力端子と前記反転入力端子の端子電圧をそれぞれ与え
る第１の容量と第２の容量を有し、前記チャージポンプは、前記位相比較器からの位相比較
結果の出力に応じて、前記第１の容量に対して第１の定
電流源からの定電流で充電して前記電圧制御発振器の前
記正転入力端子の端子電圧を上げ、前記第２の容量に対
して第２の定電流源からの定電流で放電して前記反転入
力端子の端子電圧を下げることで、前記正転入力端子と
前記反転入力端子の端子電圧の間の差電圧を拡げるよう
に制御する手段と、前記位相比較器からの位相比較結果
の出力に応じて、前記第１の容量に対して第３の定電流
源からの定電流で放電して前記電圧制御発振器の前記正
転入力端子の端子電圧を下げ、前記第２の容量に対して
第４の定電流源からの定電流で充電して前記反転入力端
子の端子電圧を上げることで、前記正転入力端子と前記
反転入力端子の端子電圧の間の差電圧を縮小させるよう
に制御する手段とを備えた、ことを特徴とするＰＬＬ回
路。
【請求項２】正転入力端子と反転入力端子とを備え、前
記正転入力端子と前記反転入力端子にそれぞれ印加され
る端子電圧の差電圧を制御電圧として入力し前記制御電
圧に応じた周波数で発振する電圧制御発振器と、前記電圧制御発振器からの出力信号もしくは前記電圧制
御発振器の出力を分周器で分周した出力信号と入力信号
との位相を比較し、前記出力信号と前記入力信号との位
相比較結果を出力する位相比較器と、前記電圧制御発振器の前記正転入力端子及び前記反転入
力端子に出力端がそれぞれ接続されている第１及び第２
のループフィルタと、前記位相比較器から出力される信号のうち、前記電圧制
御発振器の発振周波数を上げるための信号がアクティブ
状態のときに、前記第１のループフィルタの出力端の端
子電圧を与える第１の容量に対して第１の定電流源から
の定電流で充電して前記第１のループフィルタの出力端
の端子電圧を増加させるとともに、前記第２のループフ
ィルタの出力端の端子電圧を与える第２の容量に対して
第２の定電流源からの定電流で放電して前記第２のルー
プフィルタの出力端の端子電圧を減少させることで、前
記電圧制御発振器の前記正転入力端子及び前記反転入力
端子の端子間の差電圧を拡げる第１の回路手段と、前記位相比較器から出力される信号のうち、前記電圧制
御発振器の発振周波数を下げるための信号がアクティブ
状態のときに、前記第１のループフィルタの出力端の端
子電圧を与える前記第１の容量に対して第３の定電流源
からの定電流で放電して前記第１のループフィルタの出
力端の端子電圧を減少させるとともに、前記第２のルー
プフィルタの出力端の端子電圧を与える前記第２の容量
に対して第４の定電流源からの定電流で充電して前記第
２のループフィルタの出力端の端子電圧を増加させるこ
とで、前記電圧制御発振器の前記正転入力端子及び前記
反転入力端子の端子間の差電圧を縮減させる第２の回路
手段と、を有するチャージポンプと、を備えたことを特徴とするＰＬＬ回路。
【請求項３】前記チャージポンプが、第１導電型のトラ
ンジスタからの出力電流により前記第１の容量を充電す
ることで、前記第１のループフィルタの出力端の端子電
圧を増大させるとともに、前記第１導電型とは逆導電型
をなす第２導電型のトランジスタからの出力電流で前記
第２の容量を放電することで前記第２のループフィルタ
の出力端の端子電圧を減少させ、第１導電型のトランジスタからの出力電流により前記第
２の容量を充電することで前記第２のループフィルタの
出力端の端子電圧を増大させるとともに、第２導電型の
トランジスタからの出力電流で前記第１の容量を放電す
ることで前記第１のループフィルタの出力端の端子電圧
を減少させる、ことを特徴とする請求項２記載のＰＬＬ
回路。
【請求項４】正転入力端子と反転入力端子とを備え、前
記正転入力端子と前記反転入力端子にそれぞれ印加され
る端子電圧の差電圧を制御電圧として入力し前記制御電
圧に応じた周波数で発振する電圧制御発振器と、前記電圧制御発振器からの出力信号もしくは前記電圧制
御発振器の出力を分周器で分周した出力信号と入力信号
との位相を比較し、位相比較結果を出力する位相比較器
と、前記電圧制御発振器の前記正転入力端子及び前記反転入
力端子に出力端がそれぞれ接続されている第１及び第２
のループフィルタと、前記位相比較器での位相比較の結果出力される第１の制
御信号を受けて、前記電圧制御発振器の正転入力端子に
端子電圧を供給する前記第１のループフィルタの容量に
対して、第１導電型の第１のトランジスタから、第１の
充電電流（Ｐ１）を供給するとともに、前記電圧制御発
振器の反転入力端子に端子電圧を供給する前記第２のル
ープフィルタの容量に対して、第２導電型の第１のトラ
ンジスタから第１の放電電流（Ｎ１）を供給する第１の
回路手段と、前記位相比較器での位相比較の結果出力される第２の制
御信号を受けて、前記電圧制御発振器の反転入力端子に
端子電圧を供給する前記第２のループフィルタの容量に
対して、第１導電型の第２のトランジスタから第２の充
電電流（Ｐ２）を供給するとともに、前記電圧制御発振
器の正転入力端子に端子電圧を供給する前記第１のルー
プフィルタの容量に対して、第２導電型の第２のトラン
ジスタから第２の放電電流（Ｎ２）を供給する第２の回
路手段と、を備え、前記第１の充電電流（Ｐ１）と前記第１の放電
電流（Ｎ１）の和電流（Ｐ１＋Ｎ１）と、前記第２の充
電電流（Ｐ２）と前記第２の放電電流（Ｎ２）の和電流
（Ｐ２＋Ｎ２）との比が、前記第１導電型のトランジス
タと前記第２導電型トランジスタとの間の出力特性の相
違に依存せずに、１対１に設定可能とされている、こと
を特徴とするＰＬＬ回路。
【請求項５】前記電圧制御発振器が、前記正転入力端子
の端子電圧と前記反転入力端子の端子電圧を差動入力
し、前記差動入力電圧に対応する電流を出力する電圧電
流変換回路と、前記電圧電流変換回路の出力電流を制御電流として入力
し前記制御電流に応じた周波数で発振する電流制御発振
器と、を備えたことを特徴とする請求項１乃至４のいずれか一
に記載のＰＬＬ回路。
【請求項６】正転入力端子と反転入力端子を備え、前記
正転入力端子と前記反転入力端子間の差電圧を制御電圧
として入力し前記制御電圧に応じた周波数で発振する電
圧制御発振器と、前記電圧制御発振器からの出力信号又は前記電圧制御発
振器の出力を分周器で分周した出力信号と入力信号との
位相を比較し、前記電圧制御発振器の周波数を上げるア
ップ信号及び前記電圧制御発振器の周波数を下げるダウ
ン信号を出力する位相比較器と、前記位相比較器からのアップ信号及びダウン信号に基づ
き容量の充放電を行い、前記位相比較器での位相比較結
果に応じた電圧を出力するチャージポンプと、を備え、前記チャージポンプが、制御端子が前記位相比較器から
出力されるアップ信号に接続されている第１のスイッチ
と、前記第１のスイッチの一端と高電位電源との間に接続さ
れている第１の定電流源と、一端が前記第１のスイッチの他端と前記電圧制御発振器
の前記正転入力端子とに接続され、他端が低電位電源に
接続されている第１の容量と、制御端子が前記位相比較器から出力される前記アップ信
号に接続されている第２のスイッチと、前記第２のスイッチの一端と低電位電源との間に接続さ
れている第２の定電流源と、一端が前記第２のスイッチの他端と前記電圧制御発振器
の反転入力端子とに接続され、他端が前記低電位電源に
接続されている第２の容量と、制御端子が前記位相比較器から出力される前記ダウン信
号に接続されている第３のスイッチと、前記高電位電源と前記第３のスイッチの一端との間に接
続されている第３の定電流源と、制御端子が前記位相比較器から出力される前記ダウン信
号に接続されている第４のスイッチと、前記低電位電源と前記第４のスイッチの一端との間に接
続されている第４の定電流源と、を備え、前記第３のスイッチの他端は、前記第２の容量の一端に
接続されており、前記第４のスイッチの他端は、前記第１の容量の一端に
接続されており、前記位相比較器から出力される前記アップ信号がアクテ
ィブ状態のとき、前記アップ信号を制御端子に入力とす
る前記第１のスイッチがオンし、前記第１の定電流源か
らの定電流により、前記第１の容量が充電されて前記第
１の容量の端子電圧が増大するとともに、前記アップ信
号を制御端子に入力とする前記第２のスイッチがオン
し、前記第２の定電流源からの定電流で前記第２の容量
が放電されて前記第２の容量の端子電圧が減少し、前記
電圧制御発振器の正転入力端子と反転入力端子の端子電
圧の差電圧が増大することで、前記電圧制御発振器の発
振周波数が上昇し、前記位相比較器から出力される前記ダウン信号がアクテ
ィブ状態のとき、前記ダウン信号を制御端子に入力とす
る前記第３のスイッチがオンし、前記第３の定電流源か
らの定電流により前記第２の容量が充電されて前記第２
の容量の端子電圧が増大するとともに、前記ダウン信号
を制御端子に入力とする前記第４のスイッチがオンし、
前記第４の定電流源からの定電流により前記第１の容量
が放電されて前記第１の容量の端子電圧が減少し、前記
電圧制御発振器の正転入力端子と反転入力端子の端子電
圧の差電圧が減少することで前記電圧制御発振器の発振
周波数が減少する、ことを特徴とするＰＬＬ回路。
【請求項７】位相比較器から出力されるアップ信号とダ
ウン信号とに基づき位相比較結果に対応して容量の充放
電を行うチャージポンプと、前記チャージポンプの出力
電圧を平滑化するループフィルタと、前記ループフィル
タの出力電圧を制御電圧として入力とする電圧制御発振
器と、を備え、前記電圧制御発振器の出力信号が前記位
相比較器に帰還入力されるＰＬＬ回路において、前記電圧制御発振器の正転入力端子と反転入力端子には
第１ループフィルタの出力端と第２のループフィルタの
出力端とがそれぞれ接続され、前記電圧制御発振器は、前記正転入力端子と前記反転入
力端子の端子電圧の差電圧を制御電圧として入力し前記
制御電圧に応じた周波数で発振し、前記チャージポンプが、第１乃至第４の定電流源と、第
１乃至第４のカレントミラー回路と、を備え、前記位相比較器から出力されるアップ信号がアクティブ
状態のときに、前記第１の定電流源からの定電流を、前
記第１のカレントミラー回路で折り返し、前記電圧制御
発振器の正転入力端子に端子電圧を供給する前記第１の
ループフィルタの容量に対して、前記第１のカレントミ
ラー回路の出力端をなす第１導電型のトランジスタか
ら、第１の充電電流を供給するとともに、前記第２の定
電流源からの定電流を、前記第２のカレントミラー回路
で折り返し、前記電圧制御発振器の反転入力端子に端子
電圧を供給する前記第２のループフィルタの容量に対し
て、前記第２のカレントミラー回路の出力端をなす第２
導電型のトランジスタから第１の放電電流を供給し、前記位相比較器から出力されるダウン信号がアクティブ
状態のときに、前記第３の定電流源からの定電流を、前
記第３のカレントミラー回路で折り返し、前記電圧制御
発振器の反転入力端子に端子電圧を供給する前記第２の
ループフィルタの容量に対して前記第３のカレントミラ
ー回路の出力端をなす第１導電型のトランジスタから第
２の充電電流を供給するとともに、前記第４の定電流源
からの定電流を、前記第４のカレントミラー回路で折り
返し、前記電圧制御発振器の正転入力端子に端子電圧を
供給する前記第１のループフィルタの容量に対して前記
第４のカレントミラー回路の出力端をなす第２導電型の
トランジスタから第２の放電電流を供給し、前記第１の充電電流と前記第１の放電電流の和電流と、
前記第２の充電電流と前記第２の放電電流の和電流との
比が、前記第１導電型のトランジスタと前記第２導電型
トランジスタ間の出力特性の相違に依存せずに、１対１
に設定可能とされている、ことを特徴とするＰＬＬ回
路。
【請求項８】位相比較器からのアップ信号及びダウン信
号に基づき位相比較結果に対応して容量の充放電を行う
チャージポンプと、前記チャージポンプの出力電圧を平
滑化するループフィルタと、前記ループフィルタの出力
電圧を制御電圧として入力とする電圧制御発振器を備
え、前記電圧制御発振器の出力信号を直接にまたは所定
の分周比で分周した信号を前記位相比較器に帰還入力す
るＰＬＬ回路において、前記電圧制御発振器の正転入力端子と反転入力端子に出
力端がそれぞれ接続されている第１ループフィルタと第
２のループフィルタとを備え、前記電圧制御発振器は前記正転入力端子と前記反転入力
端子の端子電圧の差電圧を制御電圧として入力し前記制
御電圧に応じた周波数で発振し、前記チャージポンプが、第１導電型の第１及び第２のトランジスタよりなる第１
のカレントミラー回路と、前記位相比較器から出力されるアップ信号がアクティブ
状態のときに、前記第１のカレントミラー回路を活性化
させる第１のスイッチと、前記第１のカレントミラー回路の入力端と低電位電源と
の間に接続されている第１の定電流源と、前記第１の導電型とは逆導電型をなす第２導電型の第１
及び第２のトランジスタよりなる第２のカレントミラー
回路と、前記位相比較器から出力されるアップ信号がアクティブ
状態のときに、前記第２のカレントミラー回路を活性化
させる第２のスイッチと、前記第２のカレントミラー回路の入力端と高電位電源と
の間に接続されている第２の定電流源と、第１導電型の第３及び第４のトランジスタよりなる第３
のカレントミラー回路と、前記位相比較器から出力されるダウン信号がアクティブ
状態のときに、前記第３のカレントミラー回路を活性化
させる第３のスイッチと、前記第３のカレントミラー回路の入力端と前記低電位電
源との間に接続されている第３の定電流源と、第２導電型の第３及び第４のトランジスタよりなる第４
のカレントミラー回路と、前記位相比較器から出力されるダウン信号がアクティブ
状態のときに、前記第４のカレントミラー回路を活性化
させる第４のスイッチと、前記第４のカレントミラー回路の入力端と前記高電位電
源との間に接続されている第４の定電流源と、を備え、前記第１のカレントミラー回路の出力端と前記第４のカ
レントミラー回路の出力端が、端子電圧が前記第１のル
ープフィルタの出力端電圧を与える第１の容量の一端に
共通接続され、前記第２のカレントミラー回路の出力端と前記第３のカ
レントミラー回路の出力端が、端子電圧が前記第２のル
ープフィルタの出力電圧を与える第２の容量の一端に共
通接続されている、ことを特徴とするＰＬＬ回路。
【請求項９】前記第１及び第３のカレントミラー回路を
構成する第１導電型のトランジスタがＰチャネルＭＯＳ
トランジスタよりなり、前記第２及び第４のカレントミ
ラー回路を構成する第２導電型のトランジスタがＮチャ
ネルＭＯＳトランジスタよりなる、ことを特徴とする請
求項７又は８記載のＰＬＬ回路。
【請求項１０】前記第１のスイッチが、ソースが前記高
電位電源に接続され、ドレインが前記第１のカレントミ
ラー回路を構成するＰチャネルＭＯＳトランジスタの共
通ゲートに接続され、ゲートが前記位相比較器からのア
ップ信号に接続されているＰチャネルＭＯＳトランジス
タよりなり、前記第２のスイッチが、ソースが前記低電位電源に接続
され、ドレインが前記第２のカレントミラー回路を構成
するＮチャネルＭＯＳトランジスタの共通ゲートに接続
され、ゲートが前記位相比較器からのアップ信号を反転
した信号に接続されているＮチャネルＭＯＳトランジス
タよりなり、前記第３のスイッチが、ソースが前記高電位電源に接続
され、ドレインが前記第３のカレントミラー回路を構成
するＰチャネルＭＯＳトランジスタの共通ゲートに接続
され、ゲートが前記位相比較器からのダウン信号に接続
されているＰチャネルＭＯＳトランジスタよりなり、前記第４のスイッチが、ソースが低電位電源に接続さ
れ、ドレインが前記第２のカレントミラー回路を構成す
るＮチャネルＭＯＳトランジスタの共通ゲートに接続さ
れ、ゲートが前記位相比較器からのダウン信号を反転し
た信号に接続されているＮチャネルＭＯＳトランジスタ
よりなる、ことを特徴とする請求項８記載のＰＬＬ回
路。
【請求項１１】制御端子が第１の制御信号に接続されて
いる第１のスイッチと、高電位電源と前記第１のスイッチの一端との間に接続さ
れている第１の定電流源と、制御端子が前記第１の制御信号に接続されている第２の
スイッチと、低電位電源と前記第２のスイッチの一端との間に接続さ
れている第２の定電流源と、制御端子が第２の制御信号に接続されている第３のスイ
ッチと、前記高電位電源と前記第３のスイッチの一端との間に接
続されている第３の定電流源と、制御端子が前記第２の制御信号に接続されている第４の
スイッチと、低電位電源と前記第４のスイッチの一端との間に接続さ
れている第４の定電流源と、を備え、前記第１のスイッチの他端と前記第４のスイッチの他端
とは、第１の容量の一端に共通接続されており、前記第２のスイッチの他端と前記第３のスイッチの他端
とは、第２の容量の一端に共通接続されており、前記第１の容量の他端及び前記第２の容量の他端は低電
位電源に接続され、前記第１の制御信号がアクティブ状態のとき、前記第１
のスイッチがオンし、前記第１の定電流源からの定電流
が前記第１の容量に供給されて充電されるとともに、前
記第２のスイッチもオンして前記第２の定電流源からの
定電流で前記第２の容量が放電され、前記第１の容量の
端子電圧と前記第２の容量の端子電圧との差電圧が拡大
し、前記第２の制御信号がアクティブ状態のとき、前記第３
のスイッチがオンし、前記第３の定電流源からの定電流
が前記第２の容量に供給されて充電されるとともに、前
記第４のスイッチもオンして前記第４の定電流源からの
定電流で前記第１の容量が放電され、前記第１の容量の
端子電圧と前記第２の容量の端子電圧との差電圧が縮減
し、前記第１の容量の端子電圧を正転出力とし、前記第２の
容量の端子電圧を反転出力として出力する、ことを特徴
とするチャージポンプ回路。
【請求項１２】第１導電型の第１及び第２のトランジス
タよりなる第１のカレントミラー回路と、制御端子に第１の制御信号を入力し前記第１の制御信号
がアクティブ状態のときに前記第１のカレントミラー回
路を活性化させる第１のスイッチと、前記第１のカレントミラー回路の入力端と低電位電源と
の間に接続されている第１の定電流源と、前記第１の導電型とは逆導電型をなす第２導電型の第１
及び第２のトランジスタよりなる第２のカレントミラー
回路と、制御端子に前記第１の制御信号を入力し前記第１の制御
信号がアクティブ状態のときに前記第２のカレントミラ
ー回路を活性化させる第２のスイッチと、前記第２のカレントミラー回路の入力端と前記高電位電
源との間に接続されている第２の定電流源と、第１導電型の第３及び第４のトランジスタよりなる第３
のカレントミラー回路と、制御端子に第２の制御信号を入力し前記第２の制御信号
がアクティブ状態のときに前記第３のカレントミラー回
路を活性化させる第３のスイッチと、前記第３のカレントミラー回路の入力端と前記低電位電
源との間に接続されている第３の定電流源と、第２導電型の第３及び第４のトランジスタよりなる第４
のカレントミラー回路と、制御端子に前記第２の制御信号を入力し前記第２の制御
信号がアクティブ状態のときに前記第２のカレントミラ
ー回路を活性化させる第４のスイッチと、前記第４のカレントミラー回路の入力端と前記高電位電
源との間に接続されている第４の定電流源と、を備え、前記第１のカレントミラー回路の出力端と前記第４のカ
レントミラー回路の出力端が、一端が低電位電源に接続
されている第１の容量の他端に共通接続され、前記第２のカレントミラー回路の出力端と前記第３のカ
レントミラー回路の出力端が、一端が前記低電位電源に
接続されている第２の容量の他端に共通接続され、前記第１の容量の端子電圧を正転出力とし、前記第２の
容量の端子電圧を反転出力として出力する、ことを特徴
とするチャージポンプ回路。
【請求項１３】前記電圧制御発振器が、入力電圧を電流
に変換する電圧電流変換回路と、前記電圧電流変換回路
の出力電流を制御電流として入力し前記制御電流に応じ
た周波数で発振する電流制御発振器と、を備え、前記電圧電流変換回路が正転入力端子と反転入力端子と
を備え、前記正転入力端子と前記反転入力端子にそれぞ
れ入力され、電圧値が可変される第１、第２の入力電圧
の差電圧に対応する電流を出力する、ことを特徴とする
請求項６乃至８のいずれか一に記載のＰＬＬ回路。
【請求項１４】入力される制御電流に応じた周波数のク
ロック信号を生成出力する電流制御発振器と、前記電流制御発振器からのクロック信号を分周する分周
器と、入力信号と前記分周器から出力されるクロック信号とを
入力とし、前記クロック信号の前記入力信号に対する位
相の遅れ、進み具合に応じて、アップ信号及びダウン信
号を出力する位相比較器と、前記位相比較器から出力されるアップ信号及びダウン信
号に基づき容量を充電放電して出力電圧を出力する第１
のチャージポンプと、前記入力信号と前記分周器から出力されるクロック信号
とを入力とし、前記入力信号の同期パターンを前記分周
器から出力されるクロック信号を用いて計測することに
より周波数誤差を検出する周波数比較器と、前記周波数誤差に応じた誤差電圧を出力する第２のチャ
ージポンプと、前記第１のチャージポンプの出力電圧を入力とする第１
の低域通過フィルタと、前記第２のチャージポンプの出力電圧を入力とする第２
の低域通過フィルタと、前記第１の低域通過フィルタの出力電圧を電流に変換す
る第１の電圧電流変換回路と、前記第２の低域通過フィルタの出力電圧を電流に変換す
る第２の電圧電流変換回路と、を備え、前記第１の電圧電流変換回路から出力される電
流と前記第２の電圧電流変換回路から出力される電流と
を加えた和電流が、前記制御電流として、前記電流制御
発振器に入力されるＰＬＬ回路において、前記第１の電圧電流変換回路が正転入力端子と反転入力
端子を備え、前記正転入力端子と前記反転入力端子の端
子電圧の差電圧に応じた電流を出力し、前記第１の低域通過フィルタが、前記第１の電圧電流変
換回路の正転入力端子と反転入力端子とに出力端がそれ
ぞれ接続されている第１のループフィルタと第２のルー
プフィルタとから構成されており、前記第１のチャージポンプが、前記位相比較器からアッ
プ信号が出力されているときに、端子電圧が前記第１の
ループフィルタの出力端電圧を与える第１の容量を充電
することで、前記電圧制御発振器の前記正転入力端子の
端子電圧を上げ、端子電圧が前記第２のループフィルタ
の出力端電圧を与える第２の容量を放電することで、前
記電圧制御発振器の前記反転入力端子の端子電圧を下
げ、これにより、前記電圧制御発振器の前記正転入力端
子と前記反転入力端子の端子電圧の間の差電圧を拡げ、前記位相比較器からダウン信号が出力されているとき
に、端子電圧が前記第１のループフィルタの出力端電圧
を与える前記第１の容量を放電することで、前記電圧制
御発振器の前記正転入力端子の端子電圧を下げ、端子電
圧が前記第２のループフィルタの出力端電圧を与える前
記第２の容量を充電することで、前記電圧制御発振器の
前記反転入力端子の端子電圧を上げ、これにより、前記
正転入力端子と前記反転入力端子の端子電圧の間の差電
圧を縮小させる手段を備えた、ことを特徴とするＰＬＬ
回路。
【請求項１５】入力される制御電流に応じた周波数のク
ロック信号を生成出力する電流制御発振器と、前記電流制御発振器からのクロック信号を分周する分周
器と、入力信号と前記分周器から出力されるクロック信号とを
入力とし、前記クロック信号の前記入力信号に対する位
相の遅れ、進み具合に応じて、アップ信号及びダウン信
号を出力する位相比較器と、前記位相比較器から出力されるアップ信号及びダウン信
号に基づき容量を充電放電して出力電圧を出力する第１
のチャージポンプと、前記入力信号と前記分周器から出力されるクロック信号
とを入力とし、前記入力信号の同期パターンを前記分周
器から出力されるクロック信号を用いて計測することに
より周波数誤差を検出する周波数比較器と、前記周波数誤差に応じた誤差電圧を出力する第２のチャ
ージポンプと、前記第１のチャージポンプの出力電圧を入力とする第１
の低域通過フィルタと、前記第２のチャージポンプの出力電圧を入力とする第２
の低域通過フィルタと、前記第１の低域通過フィルタの出力電圧を電流に変換す
る第１の電圧電流変換回路と、前記第２の低域通過フィルタの出力電圧を電流に変換す
る第２の電圧電流変換回路と、を備え、前記第１の電圧電流変換回路から出力される電
流と前記第２の電圧電流変換回路から出力される電流と
を加えた和電流が、前記制御電流として、前記電流制御
発振器に入力されるＰＬＬ回路において、前記第１の電圧電流変換回路が正転入力端子と反転入力
端子を備え、前記正転入力端子と前記反転入力端子の端
子電圧の差電圧に応じた電流を出力し、前記第１の低域通過フィルタが、前記第１の電圧電流変
換回路の正転入力端子と反転入力端子とに出力端がそれ
ぞれ接続されている第１のループフィルタと第２のルー
プフィルタとから構成されており、前記第１のチャージポンプが、第１乃至第４の定電流源
と、第１乃至第４のカレントミラー回路と、を備え、前記位相比較器から出力されるアップ信号がアクティブ
状態のときに、前記第１の定電流源からの定電流を、前
記第１のカレントミラー回路で折り返し、前記第１の電
圧電流変換回路の正転入力端子に端子電圧を供給する前
記第１のループフィルタの容量に対して、前記第１のカ
レントミラー回路の出力端をなす第１導電型のトランジ
スタから、第１の充電電流を供給するとともに、前記第
２の定電流源からの定電流を、前記第２のカレントミラ
ー回路で折り返し、前記第１の電圧電流変換回路の反転
入力端子に端子電圧を供給する前記第２のループフィル
タの容量に対して、前記第２のカレントミラー回路の出
力端をなす第２導電型のトランジスタから第１の放電電
流を供給し、前記位相比較器から出力されるダウン信号がアクティブ
状態のときに、前記第３の定電流源からの定電流を、前
記第３のカレントミラー回路で折り返し、前記第１の電
圧電流変換回路の反転入力端子に端子電圧を供給する前
記第２のループフィルタの容量に対して前記第３のカレ
ントミラー回路の出力端をなす第１導電型のトランジス
タから第２の充電電流を供給するとともに、前記第４の
定電流源からの定電流を、前記第４のカレントミラー回
路で折り返し、前記第１の電圧電流変換回路の正転入力
端子に端子電圧を供給する前記第１のループフィルタの
容量に対して前記第４のカレントミラー回路の出力端を
なす第２導電型のトランジスタから第２の放電電流を供
給し、前記第１の充電電流と前記第１の放電電流の和電流と、
前記第２の充電電流と前記第２の放電電流の和電流との
比が、前記第１導電型のトランジスタと前記第２導電型
トランジスタとの間の出力特性の相違に依存せずに、１
対１に設定可能とされている、ことを特徴とするＰＬＬ
回路。
【請求項１６】入力される制御電流に応じた周波数のク
ロック信号を生成出力する電流制御発振器と、前記電流制御発振器からのクロック信号を分周する分周
器と、入力信号と前記分周器から出力されるクロック信号とを
入力とし、前記クロック信号の前記入力信号に対する位
相の遅れ、進み具合に応じてアップ信号及びダウン信号
を出力する位相比較器と、前記位相比較器から出力されるアップ信号及びダウン信
号に基づき容量を充電放電して出力電圧を出力する第１
のチャージポンプと、前記入力信号と前記分周器から出力されるクロック信号
とを入力とし、前記入力信号の同期パターンを前記分周
器から出力されるクロック信号を用いて計測することに
より周波数誤差を検出する周波数比較器と、前記周波数誤差に応じた誤差電圧を出力する第２のチャ
ージポンプと、前記第１のチャージポンプの出力電圧を入力とする第１
の低域通過フィルタと、前記第２のチャージポンプの出力電圧を入力とする第２
の低域通過フィルタと、前記第１の低域通過フィルタの出力電圧を電流に変換す
る第１の電圧電流変換回路と、前記第２の低域通過フィルタの出力電圧を電流に変換す
る第２の電圧電流変換回路と、を備え、前記第１の電圧電流変換回路から出力される電
流と前記第２の電圧電流変換回路から出力される電流と
を加えた和電流が、前記制御電流として、前記電流制御
発振器に入力されるＰＬＬ回路において、前記第１の電圧電流変換回路が正転入力端子と反転入力
端子を備え、前記正転入力端子と前記反転入力端子の端
子電圧の差電圧に応じた電流を出力し、前記第１の低域通過フィルタが、前記第１の電圧電流変
換回路の正転入力端子と反転入力端子とに出力端がそれ
ぞれ接続されている第１と第２のループフィルタとから
構成されており、前記第１のチャージポンプが、第１導電型の第１及び第
２のトランジスタよりなる第１のカレントミラー回路
と、前記位相比較器から出力されるアップ信号がアクティブ
状態のときに、前記第１のカレントミラー回路を活性化
させる第１のスイッチと、前記第１のカレントミラー回路の入力端と低電位電源と
の間に接続されている第１の定電流源と、前記第１の導電型とは逆導電型をなす第２導電型の第１
及び第２のトランジスタよりなる第２のカレントミラー
回路と、前記位相比較器から出力されるアップ信号がアクティブ
状態のときに、前記第２のカレントミラー回路を活性化
させる第２のスイッチと、前記第２のカレントミラー回路の入力端と高電位電源と
の間に接続されている第２の定電流源と、第１導電型の第３及び第４のトランジスタよりなる第３
のカレントミラー回路と、前記位相比較器から出力されるダウン信号がアクティブ
状態のときに、前記第３のカレントミラー回路を活性化
させる第３のスイッチと、前記第３のカレントミラー回路の入力端と前記低電位電
源との間に接続されている第３の定電流源と、第２導電型の第３及び第４のトランジスタよりなる第４
のカレントミラー回路と、前記位相比較器から出力されるダウン信号がアクティブ
状態のときに、前記第４のカレントミラー回路を活性化
させる第４のスイッチと、前記第４のカレントミラー回路の入力端と前記高電位電
源との間に接続されている第４の定電流源と、を備え、前記第１のカレントミラー回路の出力端と前記第４のカ
レントミラー回路の出力端が、端子電圧が前記第１のル
ープフィルタの出力端電圧を与える第１の容量の一端に
共通接続され、前記第２のカレントミラー回路の出力端と前記第３のカ
レントミラー回路の出力端が、端子電圧が前記第２のル
ープフィルタの出力電圧を与える第２の容量の一端に共
通接続されている、ことを特徴とするＰＬＬ回路。
【請求項１７】記録ディスクからデータを読み取るため
のヘッドを介して読み取られたデータから再生ＲＦ信
号、フォーカス誤差信号及びトラッキング誤差信号を生
成するアンプと、前記アンプからの再生ＲＦ信号の雑音
除去及び波形等化を行うフィルタと、前記フィルタから
の再生ＲＦ信号を２値化する２値化回路と、前記２値化
回路で２値化されたデータを入力し該データに同期した
データ読み出し用クロックを生成出力するＰＬＬ回路
と、前記ＰＬＬ回路からのデータ読み出し用クロックに
基づきデータの復調を行う復調回路と、再生データのエ
ラー訂正を行うエラー訂正回路と、前記記録ディスクを
回転駆動する電動機、前記ヘッド及び電動機を制御する
サーボ制御装置と、全体を制御するＣＰＵと、を備えた
データ読み取り装置において、前記ＰＬＬ回路を、請求項１４乃至１６のいずれか一の
ＰＬＬ回路で構成したことを特徴とするデータ読み取り
装置。