JP2576582B2 - 送信装置およびそれを用いた通信方法 - Google Patents
送信装置およびそれを用いた通信方法Info
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- JP2576582B2 JP2576582B2 JP63095250A JP9525088A JP2576582B2 JP 2576582 B2 JP2576582 B2 JP 2576582B2 JP 63095250 A JP63095250 A JP 63095250A JP 9525088 A JP9525088 A JP 9525088A JP 2576582 B2 JP2576582 B2 JP 2576582B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数の送信装置と１個の受信装置とを備えた
通信方式において、複数の送信装置から送信される送信
信号が混合するのを極力抑えるようにした送信装置およ
びそれを用いた通信方式に関する。
通信方式において、複数の送信装置から送信される送信
信号が混合するのを極力抑えるようにした送信装置およ
びそれを用いた通信方式に関する。
〔従来の技術〕 第１図に示されるように、１個の受信装置１で複数の
送信装置2,3,4からの送信信号2a,3a,4aを処理する場
合、送信装置2,3,4の数が多いために送信装置側を出来
るだけ簡単な構成とする必要があり、一般には各々の送
信装置2,3,4は同じ送信機能（即ち、同一搬送周波数、
同一変調方式、同一データ形式等）を有するように構成
する。
送信装置2,3,4からの送信信号2a,3a,4aを処理する場
合、送信装置2,3,4の数が多いために送信装置側を出来
るだけ簡単な構成とする必要があり、一般には各々の送
信装置2,3,4は同じ送信機能（即ち、同一搬送周波数、
同一変調方式、同一データ形式等）を有するように構成
する。
又、受信装置１の受信エリア５内に送信装置2,3が存
在すると、それらからの送信信号が重畳して混信を起こ
す恐れがある。混信を防止するためには、例えば複数の
送信装置2,3に受信装置１からの信号を受信する受信回
路を設け、受信装置１側より送信装置2,3の送信状態を
制御することが考えられるが、このように送信装置2,3
に受信回路を設けるのはコストアップ、装置の大型化に
つながり望ましくない。
在すると、それらからの送信信号が重畳して混信を起こ
す恐れがある。混信を防止するためには、例えば複数の
送信装置2,3に受信装置１からの信号を受信する受信回
路を設け、受信装置１側より送信装置2,3の送信状態を
制御することが考えられるが、このように送信装置2,3
に受信回路を設けるのはコストアップ、装置の大型化に
つながり望ましくない。
そこで従来では、複数の送信装置2,3からの送信を同
じ時間間隔である所定間隔で行い、各送信装置2,3にお
いて送信信号の送信タイミングをずらすことにより混信
を防止している。
じ時間間隔である所定間隔で行い、各送信装置2,3にお
いて送信信号の送信タイミングをずらすことにより混信
を防止している。
しかしながら、上記従来装置においても、各送信装置
2,3の送信タイミングをずらすためには、各送信装置2,3
に対して送信時間を決定するため何らかの処理（あるい
は装置）が必要であり、又、このような装置では、所定
時間間隔にて送信を行っているので、各装置の誤差等の
要因により一度混信が生じてしまうと、その後も継続し
て混信状態のままであり、送信装置１側では長時間にわ
たり送信信号を受信できない状態が続いてしまい、使用
上大変不都合である。
2,3の送信タイミングをずらすためには、各送信装置2,3
に対して送信時間を決定するため何らかの処理（あるい
は装置）が必要であり、又、このような装置では、所定
時間間隔にて送信を行っているので、各装置の誤差等の
要因により一度混信が生じてしまうと、その後も継続し
て混信状態のままであり、送信装置１側では長時間にわ
たり送信信号を受信できない状態が続いてしまい、使用
上大変不都合である。
そこで本発明は上記のような問題点に鑑みなされたも
のであり、その目的は、装置を何ら複雑な構成にするこ
となく送信信号の混信頻度を低減すると共に、各送信装
置間における駆動電源の消費状態のばらつきを低減する
ことである。
のであり、その目的は、装置を何ら複雑な構成にするこ
となく送信信号の混信頻度を低減すると共に、各送信装
置間における駆動電源の消費状態のばらつきを低減する
ことである。
上記の目的を達成するために、本発明の送信装置は送
信すべきデータを設定するデータ設定手段と、前記デー
タの内容に応じて送信時間間隔を決定する送信間隔決定
手段と、前記データに応じた送信信号を、前記送信時間
間隔にて送信する送信手段とを備え、前記送信信号を前
記送信時間間隔とは異なる所定時間間隔にて送信すると
共に、前記所定時間間隔内には前記送信信号を前記送信
時間間隔にて所定回数だけ送信されるようにしている。
信すべきデータを設定するデータ設定手段と、前記デー
タの内容に応じて送信時間間隔を決定する送信間隔決定
手段と、前記データに応じた送信信号を、前記送信時間
間隔にて送信する送信手段とを備え、前記送信信号を前
記送信時間間隔とは異なる所定時間間隔にて送信すると
共に、前記所定時間間隔内には前記送信信号を前記送信
時間間隔にて所定回数だけ送信されるようにしている。
又、本発明の通信方法は複数の送信装置と１個の受信
装置とを備え、前記複数の送信装置においては各々同じ
送信機能を有すると共に、送信すべきデータの内容に応
じた送信時間間隔にて送信信号を送信し、前記受信装置
においては前記複数の送信装置に対して同じ処理にて前
記送信信号を受信可能とし、さらに、前記複数の送信装
置は、前記送信時間間隔とは異なる所定時間間隔にて前
記送信信号を送信すると共に、前記所定時間間隔内には
前記送信信号が前記送信時間間隔にて所定回数だけ送信
され、しかも前記所定時間間隔及び前記所定回数は前記
複数の送信装置に対して同じ値に設定されたものとして
いる。
装置とを備え、前記複数の送信装置においては各々同じ
送信機能を有すると共に、送信すべきデータの内容に応
じた送信時間間隔にて送信信号を送信し、前記受信装置
においては前記複数の送信装置に対して同じ処理にて前
記送信信号を受信可能とし、さらに、前記複数の送信装
置は、前記送信時間間隔とは異なる所定時間間隔にて前
記送信信号を送信すると共に、前記所定時間間隔内には
前記送信信号が前記送信時間間隔にて所定回数だけ送信
され、しかも前記所定時間間隔及び前記所定回数は前記
複数の送信装置に対して同じ値に設定されたものとして
いる。
本発明の上記構成によると、送信装置において送信信
号の送信時間間隔をデータの内容に応じて決定している
ので、一度混信が発生したとしても送信信号のデータ内
容が異なっていれば、次回からの送信信号が継続して混
信するといったことがない。
号の送信時間間隔をデータの内容に応じて決定している
ので、一度混信が発生したとしても送信信号のデータ内
容が異なっていれば、次回からの送信信号が継続して混
信するといったことがない。
又、各送信装置において、送信時間間隔とは異なる所
定時間間隔にて送信信号を送信すると共に、所定時間間
隔内には送信信号が送信時間間隔にて所定回数だけ送信
されるようにしているので、その所定時間間隔内におけ
る各送信装置の消費電力は同じになり、全体的に消費状
態のばらつきを低減できる。
定時間間隔にて送信信号を送信すると共に、所定時間間
隔内には送信信号が送信時間間隔にて所定回数だけ送信
されるようにしているので、その所定時間間隔内におけ
る各送信装置の消費電力は同じになり、全体的に消費状
態のばらつきを低減できる。
以下、本発明を図面に示す実施例を用いて説明する。
本発明の第１実施例を第１図乃至第７図を用いて説明
する。本実施例も１個の受信装置１により複数の送信装
置2,3,4からの送信信号2a,3a,4aを処理するようにした
通信方式であり、特にその送信装置2,3,4側に特徴があ
る。第２図は送信装置2,3,4を表す構成図であり、半導
体集積回路等により実現され、例えば１枚の半導体基板
に構成される。図中、６はそれらの送信装置、７は一般
に知られた送信回路であり、例えば水晶発振回路、変調
回路、コントロール回路などから構成されている。８は
送信すべき内容を記憶するデータメモリであり、例えば
RAM,ROM、シフトレジスタ等で構成されており、そのデ
ータをシリアルで送信回路７の変調入力に与えるもので
ある。９はデータメモリ８より与えられる信号によって
プリセットされる構成を持ったタイマであり、その出力
は送信回路８のコントロール入力に与えられるものであ
る。
する。本実施例も１個の受信装置１により複数の送信装
置2,3,4からの送信信号2a,3a,4aを処理するようにした
通信方式であり、特にその送信装置2,3,4側に特徴があ
る。第２図は送信装置2,3,4を表す構成図であり、半導
体集積回路等により実現され、例えば１枚の半導体基板
に構成される。図中、６はそれらの送信装置、７は一般
に知られた送信回路であり、例えば水晶発振回路、変調
回路、コントロール回路などから構成されている。８は
送信すべき内容を記憶するデータメモリであり、例えば
RAM,ROM、シフトレジスタ等で構成されており、そのデ
ータをシリアルで送信回路７の変調入力に与えるもので
ある。９はデータメモリ８より与えられる信号によって
プリセットされる構成を持ったタイマであり、その出力
は送信回路８のコントロール入力に与えられるものであ
る。
上記構成において、送信装置６に対して、外部から初
期に与えられたデータ（例えば送信装置６のコード）及
び／又は外部から随時入力されるデータ（例えばメッセ
ージ）は、送信のため一時データメモリ８に記憶され、
シリアルデータとして出力されて送信回路７の変調端子
に入力される。また一方データメモリ８の内容により可
変なタイマ９の出力が送信回路７のキャリアコントロー
ル端子に入力されている。
期に与えられたデータ（例えば送信装置６のコード）及
び／又は外部から随時入力されるデータ（例えばメッセ
ージ）は、送信のため一時データメモリ８に記憶され、
シリアルデータとして出力されて送信回路７の変調端子
に入力される。また一方データメモリ８の内容により可
変なタイマ９の出力が送信回路７のキャリアコントロー
ル端子に入力されている。
従って、シリアルデータは送信回路７により振幅変調
（AM）、周波数変調（FM）、あるいは位相変調（PM）等
の変調処理がなされ、その被変調波がタイマ９により設
定される送信時間間隔にて送信される。尚、各送信装置
2,3,4は同一搬送周波数、同一変調方式、同一データ形
式等の同じ送信機能を有しており、各々に特別の回路等
を必要とすることなく同じ構成にて形成できる。
（AM）、周波数変調（FM）、あるいは位相変調（PM）等
の変調処理がなされ、その被変調波がタイマ９により設
定される送信時間間隔にて送信される。尚、各送信装置
2,3,4は同一搬送周波数、同一変調方式、同一データ形
式等の同じ送信機能を有しており、各々に特別の回路等
を必要とすることなく同じ構成にて形成できる。
第３図はこのような送信装置2,3からの送信信号を表
しており、上段は送信装置２の動作状態を表すグラフ、
下段は送信装置３の動作状態を表わすグラフであり、横
軸の時間軸は共通である。図に示すように、データ１と
データ２の内容が異なれば、送信時間間隔t1,t2も異な
る値に設定され、一度混信が発生したとしても、次回か
らの送信信号が継続して混信することがない。
しており、上段は送信装置２の動作状態を表すグラフ、
下段は送信装置３の動作状態を表わすグラフであり、横
軸の時間軸は共通である。図に示すように、データ１と
データ２の内容が異なれば、送信時間間隔t1,t2も異な
る値に設定され、一度混信が発生したとしても、次回か
らの送信信号が継続して混信することがない。
尚、第１図において受信装置１の構成は、一般に使用
されているものを採用可能であり、例えば第４図に示さ
れるように、アンテナより受信した送信信号を混合器1a
に入力し、受信感度を高めるためにその混合器1aにて発
振器1bからの発振波と混合し、中間周波帯に周波数変換
する。その後、復調回路1cにて復調を行い、得れらたデ
ータをコントローラ1d等のメモリに記憶して各種制御に
使用する。
されているものを採用可能であり、例えば第４図に示さ
れるように、アンテナより受信した送信信号を混合器1a
に入力し、受信感度を高めるためにその混合器1aにて発
振器1bからの発振波と混合し、中間周波帯に周波数変換
する。その後、復調回路1cにて復調を行い、得れらたデ
ータをコントローラ1d等のメモリに記憶して各種制御に
使用する。
第５図は第３図の送信装置６を具体化した電気回路図
である。図において、10〜13は送信すべきデータを記憶
するためのRAM（ランダム・アクセス・メモリ）で、本
実施例ではSRAM（Static RAM）を採用している。そし
て、その出力はシフトレジスタ14及びPLA（プログラマ
ブル・ロジック・アレイ）15に入力されている。ただ
し、本図ではRAM10〜13にデータを書き込む回路は省略
されている。14はシフトレジスタであり、パラレル入力
D0〜D3及び動作クロックCLKを受けて、シリアル出力SO
を送信回路17に与えるものである。15はPLAで、セル状
に並んだNchMOSトランジスタ24、プリジャージのための
PchMOSトランジスタ25、出力を取り出すためのインバー
タ26から成る。尚、図中に各配線の交点に丸印で示した
位置にNchMOSトランジスタ24が形成される。16は一般に
知られたアップカウンタ回路であり、分周回路29の出力
を受けてカウント動作がなされる。出力Q0,▲▼，
……Q3,▲▼，……はPLA15に接続されている。ま
た、Ｒはリセット端子である。17は送信回路であり、送
信すべきデータを入力する端子DATAがシフトレジスタ14
に、又、送信を許可するコントローラ端子がフリップ
・フロップ18の出力に、送信の完了を示す信号を出力す
る端子Ｅが同じくフリップ・フロップ18のリセット入力
に、それぞれ接続されている。ここで、20,21はRAM10〜
13を構成するためのNchMOSトランジスタ、22,23はイン
バータ、27,28はフリップ・フロップ18を構成するNORゲ
ート、29は一般に知られた分周回路で動作クロックCLK
を分周して、アップカウンタ16に与えるものである。
又、φα及びφβは重なり合いのない２相クロックであ
り、CLKはタイマの基本クロックであり、LDはRAM10〜13
をアクセスする信号である。尚、この回路において、第
２図のデータメモリ８にはRAM10〜13及びシフトレジス
タ14が対応しており、タイマ９にはPLA15及びアップカ
ウンタ16が対応している。
である。図において、10〜13は送信すべきデータを記憶
するためのRAM（ランダム・アクセス・メモリ）で、本
実施例ではSRAM（Static RAM）を採用している。そし
て、その出力はシフトレジスタ14及びPLA（プログラマ
ブル・ロジック・アレイ）15に入力されている。ただ
し、本図ではRAM10〜13にデータを書き込む回路は省略
されている。14はシフトレジスタであり、パラレル入力
D0〜D3及び動作クロックCLKを受けて、シリアル出力SO
を送信回路17に与えるものである。15はPLAで、セル状
に並んだNchMOSトランジスタ24、プリジャージのための
PchMOSトランジスタ25、出力を取り出すためのインバー
タ26から成る。尚、図中に各配線の交点に丸印で示した
位置にNchMOSトランジスタ24が形成される。16は一般に
知られたアップカウンタ回路であり、分周回路29の出力
を受けてカウント動作がなされる。出力Q0,▲▼，
……Q3,▲▼，……はPLA15に接続されている。ま
た、Ｒはリセット端子である。17は送信回路であり、送
信すべきデータを入力する端子DATAがシフトレジスタ14
に、又、送信を許可するコントローラ端子がフリップ
・フロップ18の出力に、送信の完了を示す信号を出力す
る端子Ｅが同じくフリップ・フロップ18のリセット入力
に、それぞれ接続されている。ここで、20,21はRAM10〜
13を構成するためのNchMOSトランジスタ、22,23はイン
バータ、27,28はフリップ・フロップ18を構成するNORゲ
ート、29は一般に知られた分周回路で動作クロックCLK
を分周して、アップカウンタ16に与えるものである。
又、φα及びφβは重なり合いのない２相クロックであ
り、CLKはタイマの基本クロックであり、LDはRAM10〜13
をアクセスする信号である。尚、この回路において、第
２図のデータメモリ８にはRAM10〜13及びシフトレジス
タ14が対応しており、タイマ９にはPLA15及びアップカ
ウンタ16が対応している。
上記回路構成において、送信すべきデータとして例え
ば （D0,D1,D2,D3）＝（1,0,0,1） がRAM10〜13に記憶された場合を考える と、アップカウンタ16の出力が （Q0,Q1,Q2,Q3）＝（1,0,0,1） のときには、図中矢印で示したPLA15の配線に接続され
るNchMOSトランジスタ24が全てON状態になるために、Pc
hMOSトランジスタ25によってプリチャージした電荷がグ
ランドにぬかれるため、インバータ26の出力がＨ（ハ
イ）レベルとなり、フリップ・フロップ18がセットされ
ると同時にアップカウンタ16がリセットされる。そし
て、フリップ・フロップ18をセットすることにより送信
回路17の搬送波（キャリア）が発振し、シフトレジスタ
14から出力されるシリアル出力SOの内容（変調信号）に
より変調されて被変調波17aが送信信号として出力され
る。ここでアップカウンタ16の出力が （Q0,Q1,Q2,Q3）＝（1,0,0,1） となるのは、分周回路29が例えば８分周回路であるとす
れば、 t1＝75t となる（ここでｔは基本クロックCLKのサイクルタイ
ム）。即ち、本回路構成によるとアップカウンタ16がリ
セットされてからRAM10に記憶されたデータと等しい値
になるまでカウントされる時間により送信時間間隔が設
定される。尚、送信完了のタイミングは送信回路17によ
り設定されるタイマ時間後に端子Ｅから信号を出力する
ことによりフリップ・フロップ18をリセットし、搬送波
の発振を停止することにより行われる。
ば （D0,D1,D2,D3）＝（1,0,0,1） がRAM10〜13に記憶された場合を考える と、アップカウンタ16の出力が （Q0,Q1,Q2,Q3）＝（1,0,0,1） のときには、図中矢印で示したPLA15の配線に接続され
るNchMOSトランジスタ24が全てON状態になるために、Pc
hMOSトランジスタ25によってプリチャージした電荷がグ
ランドにぬかれるため、インバータ26の出力がＨ（ハ
イ）レベルとなり、フリップ・フロップ18がセットされ
ると同時にアップカウンタ16がリセットされる。そし
て、フリップ・フロップ18をセットすることにより送信
回路17の搬送波（キャリア）が発振し、シフトレジスタ
14から出力されるシリアル出力SOの内容（変調信号）に
より変調されて被変調波17aが送信信号として出力され
る。ここでアップカウンタ16の出力が （Q0,Q1,Q2,Q3）＝（1,0,0,1） となるのは、分周回路29が例えば８分周回路であるとす
れば、 t1＝75t となる（ここでｔは基本クロックCLKのサイクルタイ
ム）。即ち、本回路構成によるとアップカウンタ16がリ
セットされてからRAM10に記憶されたデータと等しい値
になるまでカウントされる時間により送信時間間隔が設
定される。尚、送信完了のタイミングは送信回路17によ
り設定されるタイマ時間後に端子Ｅから信号を出力する
ことによりフリップ・フロップ18をリセットし、搬送波
の発振を停止することにより行われる。
次に、RAM10〜13の記憶内容が上記の内容とは異なる （D0,D1,D2,D3）＝（0,1,0,0） である場合を考えると、同様の考えにより送信時間間隔
はt1より短い時間である t2＝16t となる。従って本実施例によると、送信すべきデー
タ、即ちRAM10〜13に記憶される内容に応じて、インバ
ータ26からＨレベルの信号が出力されるまでの時間、即
ち送信時間間隔が決定される。
はt1より短い時間である t2＝16t となる。従って本実施例によると、送信すべきデー
タ、即ちRAM10〜13に記憶される内容に応じて、インバ
ータ26からＨレベルの信号が出力されるまでの時間、即
ち送信時間間隔が決定される。
以上のように本実施例の送信装置によると、送信すべ
きデータの内容に応じた送信時間間隔にて送信信号を送
信するようにしているので、この送信装置を複数個用い
て通信を行った場合、一度混信が発生したとしても送信
信号のデータ内容が異なっていれば次回からの送信信号
が継続して混信するといったことがなく、混信頻度を低
減できる。又、そのために各々の送信装置に特別な構成
を要することなく、複数の送信装置は共通の構成でよい
ので、比較的簡単な構成にすることができ、延いては安
価に製造できるので、経済的にも有利である。
きデータの内容に応じた送信時間間隔にて送信信号を送
信するようにしているので、この送信装置を複数個用い
て通信を行った場合、一度混信が発生したとしても送信
信号のデータ内容が異なっていれば次回からの送信信号
が継続して混信するといったことがなく、混信頻度を低
減できる。又、そのために各々の送信装置に特別な構成
を要することなく、複数の送信装置は共通の構成でよい
ので、比較的簡単な構成にすることができ、延いては安
価に製造できるので、経済的にも有利である。
尚、本実施例において送信すべきデータとして、例え
ば送信装置ごとにつけられた送信装置のコードをも併せ
て送信する場合、送信装置が異なれば必ず送信データも
異なるので送信時間間隔も異なることとなり、どの送信
装置からの送信かを受信装置側で必ず認識することがで
きる。又、このようにする場合には、例えば第５図の回
路においてRAM10〜13のうちのいずれかを送信装置のコ
ードデータとしてその記憶内容を固定すればよい。又、
第５図において、RAM10〜13の代わりにE2PROM等を用い
てもよく、PLA15の代わりにマイクロコンピュータ等を
用いてもよい。
ば送信装置ごとにつけられた送信装置のコードをも併せ
て送信する場合、送信装置が異なれば必ず送信データも
異なるので送信時間間隔も異なることとなり、どの送信
装置からの送信かを受信装置側で必ず認識することがで
きる。又、このようにする場合には、例えば第５図の回
路においてRAM10〜13のうちのいずれかを送信装置のコ
ードデータとしてその記憶内容を固定すればよい。又、
第５図において、RAM10〜13の代わりにE2PROM等を用い
てもよく、PLA15の代わりにマイクロコンピュータ等を
用いてもよい。
次に第６図及び第７図を用いて本発明のさらなる特徴
部分を説明する。上述のように送信データに応じて送信
時間間隔を決定するようにすると、各送信装置間で所定
時間内に送信される送信信号の数に差が生じてくる。送
信装置の駆動電源は送信信号の送信回数に大きく影響さ
れるものであり、送信装置の駆動電源が電池等の内蔵型
のものであるとすると、駆動電源の消費状態が各送信装
置間で著しく違ってくるという不都合が生じる。第６図
に示すものはこのような不都合を解決するものである。
部分を説明する。上述のように送信データに応じて送信
時間間隔を決定するようにすると、各送信装置間で所定
時間内に送信される送信信号の数に差が生じてくる。送
信装置の駆動電源は送信信号の送信回数に大きく影響さ
れるものであり、送信装置の駆動電源が電池等の内蔵型
のものであるとすると、駆動電源の消費状態が各送信装
置間で著しく違ってくるという不都合が生じる。第６図
に示すものはこのような不都合を解決するものである。
第６図は本実施例の送信装置を示しており、図におい
て、30はアップカウンタであり、31はPLA等から成るデ
コード回路、32は発振回路、33は送信回路、34はORゲー
ト、35は送信すべきデータを記憶するデータメモリであ
る。アップカウンタ30、デコード回路31、送信回路33及
びデータメモリ35は、基本的に第５図におけるアップカ
ウンタ16、PLA15、送信回路17及びRAM10〜13（シフトレ
ジスタ14を含む）とそれぞれ同様の構成でよく、本実施
例では新たにアップカウンタ16にQn+1出力端子を設け、
その出力をリセット（Ｒ）端子及びORゲート34に導いて
いる。又、送信装置33は第５図におけるフリップ・フロ
ップ18と同様の機能を内蔵するものである。
て、30はアップカウンタであり、31はPLA等から成るデ
コード回路、32は発振回路、33は送信回路、34はORゲー
ト、35は送信すべきデータを記憶するデータメモリであ
る。アップカウンタ30、デコード回路31、送信回路33及
びデータメモリ35は、基本的に第５図におけるアップカ
ウンタ16、PLA15、送信回路17及びRAM10〜13（シフトレ
ジスタ14を含む）とそれぞれ同様の構成でよく、本実施
例では新たにアップカウンタ16にQn+1出力端子を設け、
その出力をリセット（Ｒ）端子及びORゲート34に導いて
いる。又、送信装置33は第５図におけるフリップ・フロ
ップ18と同様の機能を内蔵するものである。
上記回路構成によると、まず上述した第５図の回路と
同様に考えて、データメモリ35に記憶されているデータ
と、アップカウンタ30のQ0〜Qnによる出力信号の値が同
じになった場合に、出力線ＡにＨレベルの信号が出力さ
れ、その信号はORゲート34を介して送信回路33に入力
し、そのタイミングで送信信号を送信する。その後、ア
ップカウンタ30のカウントが進行し、Qn+1桁にオーバー
フローが生じるとQn+1出力端子より出力線ＢにＨレベル
の信号が出力され、アップカウンタ30がリセットされる
と共に、ORゲート34を介して送信回路33に入力し、その
タイミングで送信信号を送信する。その後はアップカウ
ンタ30がリセットされたので、前述のようにデータメモ
リ35のデータ値までアップカウンタ30がカウントされる
ようになる。
同様に考えて、データメモリ35に記憶されているデータ
と、アップカウンタ30のQ0〜Qnによる出力信号の値が同
じになった場合に、出力線ＡにＨレベルの信号が出力さ
れ、その信号はORゲート34を介して送信回路33に入力
し、そのタイミングで送信信号を送信する。その後、ア
ップカウンタ30のカウントが進行し、Qn+1桁にオーバー
フローが生じるとQn+1出力端子より出力線ＢにＨレベル
の信号が出力され、アップカウンタ30がリセットされる
と共に、ORゲート34を介して送信回路33に入力し、その
タイミングで送信信号を送信する。その後はアップカウ
ンタ30がリセットされたので、前述のようにデータメモ
リ35のデータ値までアップカウンタ30がカウントされる
ようになる。
第７図は上記回路を第１図の送信装置2,3に適用した
際の送信信号を表している。送信装置2,3からの送信信
号A1,A2が時間Ｔにて混信したとしても、次回の送信信
号A2,B2はデータメモリ35に記憶されたデータに応じて
その送信時間間隔t1,t3が決定されるので、そのデータ
が異なればt1≠t3となり、混信を避けることができる。
その次の送信信号A3,B3はQn+1桁へのオーバーフローま
での時間により決定されるので、各送信装置2,3におい
て共通となり、t1＋t2＝t3＋t4が成立する。即ち、 上記〜式を同時に満足するような通信を行うこと
により、混信が継続される可能性がなく、又、（t1＋
t2）の周期で考えれば、データの内容によらず一定の周
期で送信していると考えられるので（つまり、送信時間
間隔の平均は必ず（t1＋t2）/2となる。）、駆動電源
（電池等）の消費をデータ内容によらず各送信装置間で
一定にすることができる。従って、このような送信装置
を用いて通信を行えば、複数の送信装置における内蔵型
の駆動電源を全て同じタイミングにて取替えることがで
きるので、電力不足による送信不能、延いては受信不能
という事態を極力回避することができる。尚、上記回路
構成において混信頻度をより低減しようとする場合、ア
ップカウンタ30の出力信号を任意の値に変換してデコー
ド回路31のデコード値を複数にすればよい。
際の送信信号を表している。送信装置2,3からの送信信
号A1,A2が時間Ｔにて混信したとしても、次回の送信信
号A2,B2はデータメモリ35に記憶されたデータに応じて
その送信時間間隔t1,t3が決定されるので、そのデータ
が異なればt1≠t3となり、混信を避けることができる。
その次の送信信号A3,B3はQn+1桁へのオーバーフローま
での時間により決定されるので、各送信装置2,3におい
て共通となり、t1＋t2＝t3＋t4が成立する。即ち、 上記〜式を同時に満足するような通信を行うこと
により、混信が継続される可能性がなく、又、（t1＋
t2）の周期で考えれば、データの内容によらず一定の周
期で送信していると考えられるので（つまり、送信時間
間隔の平均は必ず（t1＋t2）/2となる。）、駆動電源
（電池等）の消費をデータ内容によらず各送信装置間で
一定にすることができる。従って、このような送信装置
を用いて通信を行えば、複数の送信装置における内蔵型
の駆動電源を全て同じタイミングにて取替えることがで
きるので、電力不足による送信不能、延いては受信不能
という事態を極力回避することができる。尚、上記回路
構成において混信頻度をより低減しようとする場合、ア
ップカウンタ30の出力信号を任意の値に変換してデコー
ド回路31のデコード値を複数にすればよい。
次に、上述した第６図に示す回路と同様の機能を有す
る他の回路として、第２実施例を第８図を用いて説明す
る。
る他の回路として、第２実施例を第８図を用いて説明す
る。
図において、36は37に示すような方形波を発生するタ
イマ回路であり、38は抵抗器39、コンデンサ40、コンパ
レータ41から構成されるディレイタイマであり、42はNO
Rゲート43,44,ANDゲート45、ORゲート46、抵抗器47、コ
ンデンサ48から構成されるパルス合成回路であり、49は
送信回路である。また50はパルス合成回路42の出力波形
である。
イマ回路であり、38は抵抗器39、コンデンサ40、コンパ
レータ41から構成されるディレイタイマであり、42はNO
Rゲート43,44,ANDゲート45、ORゲート46、抵抗器47、コ
ンデンサ48から構成されるパルス合成回路であり、49は
送信回路である。また50はパルス合成回路42の出力波形
である。
上記回路構成によると、タイマ回路36により、37の様
な周期的な方形波を発生させ、これをNORゲート43,44で
構成されたフリップ・フロップのセット入力として入力
し、その出力をANDゲート45と抵抗器39を通してコンデ
ンサ40を充電し、コンパレータ41によって基準電圧Vref
と比較することによって動作するディレイタイマ38に入
力し、この出力を前述のANDゲート45の他方の入力に入
力する事により、出力波形50の送信信号２のパルスを立
ち上がらせる。尚、送信信号２のパルスのリセットは、
抵抗器47を通してコンデンサ48に充電することによって
ディレイさせたANDゲート45の出力によって行われる。
これらの動作によって送信信号２のパルスが作られ、OR
ゲート46によって出力波形50の送信信号１及び送信信号
３と共に、送信回路49に入力される。
な周期的な方形波を発生させ、これをNORゲート43,44で
構成されたフリップ・フロップのセット入力として入力
し、その出力をANDゲート45と抵抗器39を通してコンデ
ンサ40を充電し、コンパレータ41によって基準電圧Vref
と比較することによって動作するディレイタイマ38に入
力し、この出力を前述のANDゲート45の他方の入力に入
力する事により、出力波形50の送信信号２のパルスを立
ち上がらせる。尚、送信信号２のパルスのリセットは、
抵抗器47を通してコンデンサ48に充電することによって
ディレイさせたANDゲート45の出力によって行われる。
これらの動作によって送信信号２のパルスが作られ、OR
ゲート46によって出力波形50の送信信号１及び送信信号
３と共に、送信回路49に入力される。
ここで、例えばコンデンサ40に直列にMOSトランジス
タ等のスイッチング素子を接続し、又、そのような直列
回路を複数本用意して並列に接続しておき、送信データ
の内容に応じてコンデンサ40の全体の容量値が変化する
ようにスイッチングすれば、第７図の回路動作が実現で
きる。
タ等のスイッチング素子を接続し、又、そのような直列
回路を複数本用意して並列に接続しておき、送信データ
の内容に応じてコンデンサ40の全体の容量値が変化する
ようにスイッチングすれば、第７図の回路動作が実現で
きる。
第９図は、上記第１、第２実施例の技術思想を概念的
に一般化して示した図である。ここで Ｔ＝tA1＋tA2＋tA3＋……tAn ＝tB1＋tB2＋tB3＋……tBn …… なる関係が示す様に、時間Ｔの間の送信回数は一定と
し、送信と次の送信との間隔を変える。つまり、式を
満足すると同時に、 なる関係を満たすように構成すれば良い。
に一般化して示した図である。ここで Ｔ＝tA1＋tA2＋tA3＋……tAn ＝tB1＋tB2＋tB3＋……tBn …… なる関係が示す様に、時間Ｔの間の送信回数は一定と
し、送信と次の送信との間隔を変える。つまり、式を
満足すると同時に、 なる関係を満たすように構成すれば良い。
第10図及び第11図は本発明を効果的に採用出来る具体
的なシステムの例である。まず、第10図に示すシステム
は、キャッシュレジスタ55のオペレータ51〜53を管理す
るシステムである。オペレータ51〜53は、それぞれ１つ
の送信装置をネームプレート等に内蔵して携帯し、キャ
ッシュレジスタ55には受信装置を内蔵させ、その受信エ
リア54を約半径1m程度とし、各オペレータ51〜53のもつ
送信装置はそれぞれオペレータ51〜53のネームコードを
送信する。これにより、レジスタ55を操作したオペレー
タを知り、オペレータの管理を行おうとするものであ
る。
的なシステムの例である。まず、第10図に示すシステム
は、キャッシュレジスタ55のオペレータ51〜53を管理す
るシステムである。オペレータ51〜53は、それぞれ１つ
の送信装置をネームプレート等に内蔵して携帯し、キャ
ッシュレジスタ55には受信装置を内蔵させ、その受信エ
リア54を約半径1m程度とし、各オペレータ51〜53のもつ
送信装置はそれぞれオペレータ51〜53のネームコードを
送信する。これにより、レジスタ55を操作したオペレー
タを知り、オペレータの管理を行おうとするものであ
る。
図は、レジスタ55をオペレータ51が操作している状態
を示しており、この時、他のオペレータ52が受信エリア
54内で他の作業をしていたとすると、本発明の通信方式
によって混信を極力低減した状態にてオペレータ51及び
52のコードをレジスタ55は受信する。これはレジスタ55
がオペレータ51もしくは52によって操作されたと記録さ
れるわけだが、長時間にわたり混信して誰が（どのオペ
レータ）が操作したかわからなくなるのに比べて、管理
上良い結果となる。
を示しており、この時、他のオペレータ52が受信エリア
54内で他の作業をしていたとすると、本発明の通信方式
によって混信を極力低減した状態にてオペレータ51及び
52のコードをレジスタ55は受信する。これはレジスタ55
がオペレータ51もしくは52によって操作されたと記録さ
れるわけだが、長時間にわたり混信して誰が（どのオペ
レータ）が操作したかわからなくなるのに比べて、管理
上良い結果となる。
次に、第11図に示すシステムは、オフィス等のセキュ
リティなど、ビルの入場者管理を行うシステムで、ビル
100の入場者62〜71はそれぞれ１つのネームコードを送
信する送信装置をネームプレート等に内蔵して携帯し、
それを各室56〜58に設置された受信装置59〜61及び記録
装置72により受信、記録し、誰がいつどの室にいたかを
知り、管理するシステムである。ここで同室（例えば室
57）に多数の入場者（例えば入場者67〜71）がいる場
合、本発明の通信方式によって、混信なく全ての送信コ
ードを受信出来るため、このシステムが成立することに
なる。
リティなど、ビルの入場者管理を行うシステムで、ビル
100の入場者62〜71はそれぞれ１つのネームコードを送
信する送信装置をネームプレート等に内蔵して携帯し、
それを各室56〜58に設置された受信装置59〜61及び記録
装置72により受信、記録し、誰がいつどの室にいたかを
知り、管理するシステムである。ここで同室（例えば室
57）に多数の入場者（例えば入場者67〜71）がいる場
合、本発明の通信方式によって、混信なく全ての送信コ
ードを受信出来るため、このシステムが成立することに
なる。
以上述べたように本発明によると、送信装置において
送信信号の送信時間間隔をデータの内容に応じて決定し
ているので、一度混信が発生したとしても送信信号のデ
ータ内容が異なっていれば、次回からの送信信号が継続
して混信するといったことがない。従って、送信装置を
何ら複雑な構成にすることなく、混信頻度を低減でき
る。
送信信号の送信時間間隔をデータの内容に応じて決定し
ているので、一度混信が発生したとしても送信信号のデ
ータ内容が異なっていれば、次回からの送信信号が継続
して混信するといったことがない。従って、送信装置を
何ら複雑な構成にすることなく、混信頻度を低減でき
る。
又、各送信装置において送信時間間隔とは異なる所定
時間間隔にて送信信号を送信すると共に、所定時間間隔
内には送信信号が送信時間間隔にて所定回数だけ送信さ
れるようにしているので、その所定時間間隔内における
各送信装置の消費電力は同じになり、全体的に消費状態
のばらつきを低減でき、使用上都合の良い送信装置・通
信を提供できるという優れた効果がある。
時間間隔にて送信信号を送信すると共に、所定時間間隔
内には送信信号が送信時間間隔にて所定回数だけ送信さ
れるようにしているので、その所定時間間隔内における
各送信装置の消費電力は同じになり、全体的に消費状態
のばらつきを低減でき、使用上都合の良い送信装置・通
信を提供できるという優れた効果がある。
第１図は本発明が適用されるシステムの概要を表す図、
第２図は本発明の第１実施例の送信装置を表す構成図、
第３図は第１実施例における送信装置からの送信信号を
表す図、第４図は受信装置を表す構成図、第５図は第３
図における送信装置を具体化した電気回路図、第６図は
本発明の第１実施例の送信装置を表す構成図、第７図は
第６図における送信装置からの送信信号を表す図、第８
図は本発明の第２実施例の送信装置を表す構成図、第９
図は第１実施例及び第２実施例を概念的に一般化して示
した図、第10図及び第11図は本発明を採用出来る具体的
なシステムを表す図である。 １……受信装置,2〜４……送信装置,7……送信回路,8…
…データメモリ,9……タイマ。
第２図は本発明の第１実施例の送信装置を表す構成図、
第３図は第１実施例における送信装置からの送信信号を
表す図、第４図は受信装置を表す構成図、第５図は第３
図における送信装置を具体化した電気回路図、第６図は
本発明の第１実施例の送信装置を表す構成図、第７図は
第６図における送信装置からの送信信号を表す図、第８
図は本発明の第２実施例の送信装置を表す構成図、第９
図は第１実施例及び第２実施例を概念的に一般化して示
した図、第10図及び第11図は本発明を採用出来る具体的
なシステムを表す図である。 １……受信装置,2〜４……送信装置,7……送信回路,8…
…データメモリ,9……タイマ。
Claims (2)
- 【請求項１】送信すべきデータを設定するデータ設定手
段と、 前記データの内容に応じて送信時間間隔を決定する送信
間隔決定手段と、 前記データに応じた送信信号を、前記送信時間間隔にて
送信する送信手段とを備える送信装置であって、 前記送信手段は前記送信信号を前記送信時間間隔とは異
なる所定時間間隔にて送信すると共に、前記所定時間間
隔内には前記送信信号を前記送信時間間隔にて所定回数
だけ送信することを特徴とする送信装置。 - 【請求項２】複数の送信装置と１個の受信装置とを備
え、前記複数の送信装置においては各々同じ送信機能を
有すると共に、送信すべきデータの内容に応じた送信時
間間隔にて送信信号を送信し、前記受信装置においては
前記複数の送信装置に対して同じ処理にて前記送信信号
を受信可能とし、 さらに、前記複数の送信装置は、前記送信時間間隔とは
異なる所定時間間隔にて前記送信信号を送信すると共
に、前記所定時間間隔内には前記送信信号が前記送信信
号時間間隔にて所定回数だけ送信され、しかも前記所定
時間間隔及び前記所定回数は前記複数の送信装置に対し
て同じ値に設定されたことを特徴とする送信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095250A JP2576582B2 (ja) | 1988-04-18 | 1988-04-18 | 送信装置およびそれを用いた通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095250A JP2576582B2 (ja) | 1988-04-18 | 1988-04-18 | 送信装置およびそれを用いた通信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01265735A JPH01265735A (ja) | 1989-10-23 |
| JP2576582B2 true JP2576582B2 (ja) | 1997-01-29 |
Family
ID=14132511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63095250A Expired - Lifetime JP2576582B2 (ja) | 1988-04-18 | 1988-04-18 | 送信装置およびそれを用いた通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576582B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7884704B2 (en) | 2005-07-27 | 2011-02-08 | Toyota Jidosha Kabushiki Kaisha | Body structure of vehicle having side-collision detection sensor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3563326B2 (ja) | 2000-06-20 | 2004-09-08 | 松下電器産業株式会社 | ワイヤレスマイク通信システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62198739U (ja) * | 1986-06-06 | 1987-12-17 |
-
1988
- 1988-04-18 JP JP63095250A patent/JP2576582B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7884704B2 (en) | 2005-07-27 | 2011-02-08 | Toyota Jidosha Kabushiki Kaisha | Body structure of vehicle having side-collision detection sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01265735A (ja) | 1989-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071107 Year of fee payment: 11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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