JP2578752B2 - Multi-time switch - Google Patents
Multi-time switchInfo
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- JP2578752B2 JP2578752B2 JP7965385A JP7965385A JP2578752B2 JP 2578752 B2 JP2578752 B2 JP 2578752B2 JP 7965385 A JP7965385 A JP 7965385A JP 7965385 A JP7965385 A JP 7965385A JP 2578752 B2 JP2578752 B2 JP 2578752B2
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- time
- frame
- time slot
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- time switch
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割交換機に関し、特に多元時間スイツチ
に関する。Description: FIELD OF THE INVENTION The present invention relates to a time division switch, and more particularly to a multiple time switch.
〔従来の技術〕 時分割交換を行なう際に、１フレーム上のタイムスロ
ツト番号が時間軸上を昇べきの順に並んでいるとして、
任意フレーム上の任意のタイムスロツト番号のデータを
自タイムスロツト番号より大きい番号のタイムスロツト
に置換する場合、同一フレーム上の該当タイムスロツト
に置換することが可能であるが、自タイムスロツト番号
より小さい番号のタイムスロツトに置換する場合、同一
フレーム上の該当タイムスロツトへの置換可能な時刻が
過ぎているため、後続フレーム上の該当タイムスロツト
に置換することになる。第ｌ（ｌは正の整数）フレーム
上のタイムスロツト番号ｍおよびｎ（ｍ、ｎは共に正の
整数でｍ＜ｎの関係にある）のデータを各タイムスロツ
ト番号ｍ−ｉ、ｎ＋ｊ（ｉ、ｊは共に正の整数）に置換
する場合は、第２図に示すように、第ｌフレーム上のタ
イムスロツト番号ｎのデータは同一フレーム上のタイム
スロツト（ｎ＋ｊ）に置換されるが、第ｌフレーム上の
タイムスロツト番号ｍのデータは後続の第（ｌ＋１）フ
レームのタイムスロツト番号（ｍ−ｉ）に置換されるの
で、データの順序が逆転する。[Related Art] When performing time-division exchange, it is assumed that time slot numbers on one frame are arranged in the order of ascending on the time axis.
When replacing data of an arbitrary time slot number on an arbitrary frame with a time slot of a number larger than the own time slot number, it is possible to replace the data with a corresponding time slot on the same frame, but it is possible to replace the data with an appropriate time slot number. When replacing with the time slot of the number, the time that can be replaced with the corresponding time slot on the same frame has passed, and the time slot on the subsequent frame is replaced with the corresponding time slot. The data of the time slot numbers m and n (m and n are both positive integers and m <n) on the l-th (l is a positive integer) frame are converted into the time slot numbers mi, n + j (i , J are both positive integers), the data of the time slot number n on the l-th frame is replaced by the time slot (n + j) on the same frame as shown in FIG. The data of the time slot number m on the l frame is replaced by the time slot number (mi) of the following (l + 1) th frame, so that the order of the data is reversed.
同一フレームの複数タイムスロツトにわたる一連のデ
ータが一つの意味をなす場合に対して上記の欠点を解決
するため、従来は第３図に示すように、１フレームの全
タイムスロツト上のデータを蓄積可能なメモリを並列に
２面T1T2と、フレーム毎に一面が入力、他の面が出力さ
れるような選択回路SELおよび制御回路μｐから構成さ
れる方式をとり、任意フレームの全タイムスロツト上の
データを一方の面のメモリに蓄積し、次に後続するフレ
ームの全タイムスロツト上のデータを他方の面のメモリ
に蓄積する間に制御回路μｐからの指示により先の面の
メモリからデータを取り出し制御回路から指示されたタ
イムスロット上への置換を行なつていた。これにより同
一フレーム上の複数タイムスロツト上の一連のデータの
順序性は確保される。In order to solve the above-mentioned drawback when a series of data over a plurality of time slots of the same frame makes one meaning, conventionally, data on all time slots of one frame can be stored as shown in FIG. a memory and dihedral T 1 T 2 in parallel, one side in each frame input, takes the system a selection circuit SEL and a control circuit μp as other surface is output, any frame all time slots While the above data is stored in the memory on one side, and the data on all the time slots of the next succeeding frame is stored in the memory on the other side, the data from the memory on the previous side is stored according to an instruction from the control circuit μp. And the replacement is performed on the time slot specified by the control circuit. As a result, the order of a series of data on a plurality of time slots on the same frame is ensured.
上述した従来の多元時間スイツチでは、すべてのフレ
ームの全タイムスロツト上のデータを時間スイツチが有
するメモリに必ず一時的に蓄積するため、同一フレーム
上の複数のタイムスロツトを各タイムスロツト番号より
も大きい番号へ、かつ順序性が崩れない形で変換可能で
ある場合、すなわち通常の時間スイツチでもタイムスロ
ツト上のデータの順序性が保存されうる場合を含めて、
すべての呼について必ず２フレーム分相当の時間以内の
構成上の遅延が生じるという問題点がある。In the conventional multiple time switch described above, since data on all time slots of all frames is always temporarily stored in the memory of the time switch, a plurality of time slots on the same frame are larger than each time slot number. If the data can be converted to a number and the order can be maintained, that is, the order of the data on the time slot can be preserved even with a normal time switch,
There is a problem in that a configuration delay always occurs within a time equivalent to two frames for all calls.
本発明の多元時間スイツチは、１つの時間スイツチ
と、１フレームのチャネル数より高い多重度を持つ多重
化回路と、１フレームのチャネル数より高い分離度を持
つ分配回路を含み、前記分配回路から前記多重化回路へ
の折返しチヤネルを有することを特徴とする。The multiple time switch of the present invention includes one time switch, a multiplexing circuit having a higher degree of multiplexing than the number of channels of one frame, and a distribution circuit having a degree of separation higher than the number of channels of one frame. The multiplexing circuit has a folded channel.
したがつて、元来、順序性の保存が成立するタイムス
ロツト変換は、１つの時間スイツチの固有の遅延時間、
すなわち１フレーム分相当の時間以内で可能となる。Therefore, originally, the time slot transformation in which the preservation of order is realized is based on the inherent delay time of one time switch,
That is, it becomes possible within a time corresponding to one frame.
本発明の実施例について図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明による多元時間スイツチの一実施例
のブロツク図である。実施例は、一つの時間スイツチＴ
と、出力側からの折返しチヤネル入力を有する多重化回
路MUXと、入力側への折返し出力を有する分配回路DMUX
と、時間スイツチＴの制御メモリMEMおよび制御回路μ
ｐから構成されている。FIG. 1 is a block diagram of an embodiment of a multiple time switch according to the present invention. The embodiment uses one time switch T
And a multiplexing circuit MUX having a folded channel input from the output side, and a distribution circuit DMUX having a folded output to the input side
And the control memory MEM and the control circuit μ of the time switch T.
p.
多重化回路MUXに入力された複数チヤネルの入力デー
タは分配回路DMUXの折返しチヤネル出力と共に多重さ
れ、フレーム内のタイムスロツト上に時分割され、タイ
ムスイツチＴに蓄積されていく。ここでフレーム内のタ
イムスロツト変換を行なつても、変換後のタイムスロツ
ト上のデータの順序が保存される場合は、これらのタイ
ムスロツト上のデータは、分配回路DMUXを経て、所定の
タイムスロツト変換が実行されて出力される。この場
合、タイムスロツト変換による遅延は１つの時間スイツ
チＴの固有の遅延時間で済む。一方、第２図に示したよ
うにタイムスロツト変換後の複数データが異なるフレー
ムのタイムスロツト上に順序が逆転して変換されるよう
な場合、すなわちタイムスロツト上のデータの順序性が
保存されない場合、フレームの各タイムスロツトデータ
を分配回路DMUXの折返しチヤネルに出力し、入力側の後
続フレームのデータと共に再び多重化回路MUXに入力さ
せて１フレーム分の遅延を持たせることでタイムスロツ
ト上のデータの順序性が保存される。この場合、タイム
スロツト変換による構成上の遅延は、最大２フレーム分
相当の時間以内に収まる。The input data of a plurality of channels input to the multiplexing circuit MUX is multiplexed together with the folded channel output of the distribution circuit DMUX, time-divided on a time slot in a frame, and accumulated in the time switch T. Here, even if the time slot conversion within the frame is performed, if the order of the data on the converted time slot is preserved, the data on these time slots are passed through the distribution circuit DMUX to a predetermined time slot. The conversion is performed and output. In this case, the delay due to the time slot conversion requires only the inherent delay time of one time switch T. On the other hand, as shown in FIG. 2, a case where a plurality of data after the time slot conversion is converted in a reverse order on a time slot of a different frame, that is, a case where the order of data on the time slot is not preserved. Then, each time slot data of the frame is output to the return channel of the distribution circuit DMUX, and is again input to the multiplexing circuit MUX together with the data of the subsequent frame on the input side, so that the data on the time slot is delayed by one frame. Order is preserved. In this case, the delay in the configuration due to the time slot conversion falls within a time corresponding to a maximum of two frames.
以上に説明したように本発明は、１つの時間スイツチ
の入力側および出力側に設けた多重化回路と分配回路に
折返しチヤネルを設けることにより、タイムスロツト変
換による一連の複数データの順序性を保存し、元来、順
序性の保存が成立するタイムスロツト変換は、１つの時
間スイツチの固有遅延時間、すなわち１フレーム分相当
の時間以内で可能とし、従来のようにすべての呼に対し
て一律２フレーム分相当の時間以内の構成上の遅延を有
する方式と比較して構成上の遅延時間を必要最小限に抑
えるという効果がある。As described above, the present invention preserves the order of a series of plural data by time slot conversion by providing a multiplexing circuit and a distribution circuit provided on the input side and output side of one time switch with a folding channel. Originally, the time slot conversion in which order preservation is established can be performed within the inherent delay time of one time switch, that is, within the time corresponding to one frame, and the conventional method is applied to all calls uniformly. There is an effect that the configuration delay time is minimized as compared with a system having a configuration delay within a time corresponding to a frame.
第１図は本発明による多元時間スイツチの一実施例を示
すブロツク図、第２図はタイムスロツトの変換を示す
図、第３図は従来の多元時間スイツチの構成を示すブロ
ツク図である。 MUX……多重化回路 DMUX……分配回路 MEM……制御メモリ μｐ……制御回路 SEL……選択回路 Ｔ……時間スイツチFIG. 1 is a block diagram showing an embodiment of a multiple time switch according to the present invention, FIG. 2 is a diagram showing conversion of a time slot, and FIG. 3 is a block diagram showing a configuration of a conventional multiple time switch. MUX: Multiplexing circuit DMUX: Distribution circuit MEM: Control memory μp: Control circuit SEL: Selection circuit T: Time switch
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−70896（ＪＰ，Ａ) 特開 昭58−38094（ＪＰ，Ａ) 特開 昭57−160299（ＪＰ，Ａ) 特開 昭54−34607（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-60-70896 (JP, A) JP-A-58-38094 (JP, A) JP-A-57-160299 (JP, A) JP-A-54-1979 34607 (JP, A)
Claims (1)
おいて、 １つの時間スイッチと、 この時間スイッチの入力側、出力側にそれぞれ接続さ
れ、１フレームのチャネル数より高い多重度を持つ多重
化回路および、１フレームのチャネル数より高い分離度
を持つ分配回路を含み、 前記分配回路から前記多重化回路への折返しチャネルを
有することを特徴とする多元時間スイッチ。1. A multiple time switch in a time division switch, comprising: a time switch; a multiplexing circuit connected to an input side and an output side of the time switch, each having a multiplicity higher than the number of channels of one frame; A multiple time switch including a distribution circuit having a degree of separation higher than the number of channels in one frame, and having a folded channel from the distribution circuit to the multiplexing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7965385A JP2578752B2 (en) | 1985-04-15 | 1985-04-15 | Multi-time switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7965385A JP2578752B2 (en) | 1985-04-15 | 1985-04-15 | Multi-time switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61238195A JPS61238195A (en) | 1986-10-23 |
| JP2578752B2 true JP2578752B2 (en) | 1997-02-05 |
Family
ID=13696089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7965385A Expired - Lifetime JP2578752B2 (en) | 1985-04-15 | 1985-04-15 | Multi-time switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578752B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2826311B2 (en) * | 1987-06-12 | 1998-11-18 | 日本電気株式会社 | Time slot changer |
-
1985
- 1985-04-15 JP JP7965385A patent/JP2578752B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61238195A (en) | 1986-10-23 |
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