JP2586375B2 - Counter circuit with test function - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、試験機能付きカウンタ
回路に関し、特に、集積回路内に形成されたカウンタを
少ないテストパターン数により試験できる試験機能付き
カウンタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a counter circuit with a test function, and more particularly to a counter circuit with a test function that can test a counter formed in an integrated circuit with a small number of test patterns.
【０００２】[0002]
【従来の技術】従来の試験機能付きカウンタ回路として
は、集積回路内に形成されたカウンタを試験するときに
は、カウンタの内容をリセット後に、カウンタの最上位
ビットが反転する迄クロックを与え続けて“１”を加算
するカウントを行わせる方法、およびカウンタの全ビッ
トについて、集積回路外からあるテスト値を設定して、
カウントアップ後のテスト値を読み取るテスト値の入出
力による方法などが使用されている。2. Description of the Related Art As a conventional counter circuit having a test function, when testing a counter formed in an integrated circuit, after resetting the contents of the counter, a clock is continuously supplied until the most significant bit of the counter is inverted. A method of performing a count of adding 1 ", and setting a certain test value from outside the integrated circuit for all bits of the counter,
A method of inputting / outputting a test value for reading a test value after counting up is used.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上述し
た従来の試験機能付きカウンタ回路は、前者の方法を用
いると、カウンタの内容をリセット後にそのカウンタの
最上位ビットが反転する迄に、ｎビットのカウンタの場
合では、２n 回のクロックを与え続ける必要があり、こ
のカウンタの試験には数多くのテストパターンも必要と
するので、試験に時間がかかるという欠点を有してい
る。However, in the conventional counter circuit with a test function described above, when the former method is used, after resetting the contents of the counter, the most significant bit of the counter is inverted until the most significant bit of the counter is inverted. In the case of the counter, it is necessary to continuously supply 2 n clocks, and since the test of this counter also requires a large number of test patterns, it has a disadvantage that the test takes time.
【０００４】なお、この前者の方法を多段カウンタ回路
に適応している一例としては、特開昭６３−２３４２
０，“テスト回路を有するカウンタ装置”がある。[0004] An example of applying the former method to a multi-stage counter circuit is disclosed in JP-A-63-2342.
0, "Counter device having test circuit".
【０００５】また、後者の方法では、カウンタの全ビッ
トについて集積回路に入出力ピンを設ける必要があり、
ｎビットのカウンタの場合では、このカウンタの試験の
ために、２×ｎ本のテストピンを必要とするので、集積
回路が大きくなってしまうという欠点を有している。In the latter method, it is necessary to provide input / output pins on the integrated circuit for all bits of the counter.
In the case of an n-bit counter, since 2 × n test pins are required for testing this counter, there is a disadvantage that the integrated circuit becomes large.
【０００６】そこで、この後者の方法を用いてテストピ
ンを少なくするために、カウンタの前に直列／並列変換
回路を置いて、直列／並列変換回路を通して集積回路外
からのテスト値を入力し、カウンタの後に並列／直列変
換回路を置いて、並列／直列変換回路を通して集積回路
外へテスト値を出力するように改善している一例として
は、特開昭６２−２６７６７７，“カウンタ回路試験方
式”がある。Therefore, in order to reduce the number of test pins by using the latter method, a serial / parallel conversion circuit is placed before the counter, and a test value from outside the integrated circuit is input through the serial / parallel conversion circuit. Japanese Patent Application Laid-Open No. Sho 62-267677, "Counter circuit test method" discloses an example in which a parallel / serial conversion circuit is placed after a counter and a test value is output outside the integrated circuit through the parallel / serial conversion circuit. There is.
【０００７】この“カウンタ回路試験方式”を用いたと
きには、ｎビットのカウンタの場合では、このカウンタ
の試験のために、入出力を行う際には２×ｎクロック以
上を必要とするとともに、集積回路内に直列／並列変換
回路や並列／直列変換回路を必要とするという欠点を有
している。When the "counter circuit test method" is used, in the case of an n-bit counter, 2 × n clocks or more are required for input / output for testing this counter, and the There is a disadvantage that a serial / parallel conversion circuit or a parallel / serial conversion circuit is required in the circuit.
【０００８】本発明の目的は、集積回路内に形成された
カウンタの前に、“０”や“１”を選択する簡単なセレ
クタを設けて、わずかなハードウェアと少ないテストピ
ンとを追加することにより、少ないクロック数による少
ないテストパターンを用いてカウンタの正常動作の試験
を実現することができる試験機能付きカウンタ回路を提
供することにある。It is an object of the present invention to provide a simple selector for selecting "0" or "1" in front of a counter formed in an integrated circuit to add a small amount of hardware and a small number of test pins. Accordingly, an object of the present invention is to provide a counter circuit with a test function that can realize a normal operation test of the counter using a small number of test patterns with a small number of clocks.
【０００９】[0009]
【課題を解決するための手段】第１の発明の試験機能付
きカウンタ回路は、（Ａ）カウント結果を保持するｎビ
ットのレジスタと、（Ｂ）前記レジスタから受けたｎビ
ットの出力情報に“１”を加算するｎビットの加算器
と、（Ｃ）平常時には前記加算器のｎビットの出力情報
を選択し、試験開始時には最上位ビットとして“０”を
選択するとともに下位ｎ−１ビットのそれぞれとして
“１”を選択して、前記レジスタに送るｎビットのセレ
クタと、（Ｄ）前記レジスタから受けた下位ｎ−１ビッ
トの出力情報に対する論理和情報を出力する論理和ゲー
トと、を備えることにより、試験開始時に前記レジスタ
の最上位ビットが前記セレクタから“０”を受けた後
に、前記加算器による“１”の加算で“１”になり、こ
のときに前記論理和ゲートの出力が“０”であることを
検出して、正常動作が試験できる機能を有している。According to a first aspect of the present invention, a counter circuit with a test function includes (A) an n-bit register for holding a count result, and (B) an n-bit output information received from the register. (C) Normally, the n-bit output information of the adder is selected. At the start of the test, "0" is selected as the most significant bit and the lower n-1 bits are added. An n-bit selector for selecting "1" and sending the register to the register; and (D) an OR gate for outputting OR information for the lower n-1 bits of output information received from the register. Thus, at the start of the test, after the most significant bit of the register receives “0” from the selector, it becomes “1” by the addition of “1” by the adder. Detects that the output of a "0", and has a function of test normal operation.
【００１０】また、第２の発明の試験機能付きカウンタ
回路は、（Ａ）カウント結果を保持するｎビットのレジ
スタと、（Ｂ）前記レジスタから受けたｎビットの出力
情報に“１”を加算するｎビットの加算器と、（Ｃ）平
常時には前記加算器のｎビットの出力情報を選択し、試
験開始時には各ビットとして“１”を選択して、前記レ
ジスタに送るｎビットのセレクタと、（Ｄ）前記レジス
タから受けたｎビットの出力情報に対する論理和情報を
出力する論理和ゲートと、を備えることにより、試験開
始時に前記レジスタの各ビットが前記セレクタから
“１”を受けた後に、前記加算器による“１”の加算で
前記レジスタの各ビットが“０”になるので、このとき
に前記論理和ゲートの出力が“０”であることを検出し
て、正常動作の試験ができる機能を有している。The counter circuit with a test function according to the second aspect of the present invention includes (A) an n-bit register for holding a count result, and (B) adding "1" to the n-bit output information received from the register. (C) an n-bit selector which selects n-bit output information of the adder in a normal state, selects "1" as each bit at the start of a test, and sends it to the register; (D) an OR gate that outputs OR information for the n-bit output information received from the register, after each bit of the register receives “1” from the selector at the start of a test, Each bit of the register becomes “0” by the addition of “1” by the adder. At this time, it is detected that the output of the OR gate is “0”, and the normal operation test is performed. And it has a kill function.
【００１１】一方、第３の発明の試験機能付きカウンタ
回路は、（Ａ）カウント結果を保持するｎビットのレジ
スタと、（Ｂ）前記レジスタから受けたｎビットの出力
情報に対して“１”の減算を行うｎビットの減算器と、
（Ｃ）平常時には前記減算器のｎビットの出力情報を選
択し、試験開始時には各ビットとして“０”を選択し
て、前記レジスタに送るｎビットのセレクタと、（Ｄ）
前記レジスタから受けたｎビットの出力情報に対する論
理積情報を出力する論理積ゲートと、を備えることによ
り、試験開始時に前記レジスタの各ビットが前記セレク
タから“０”を受けた後に、前記減算器による“１”の
減算で前記レジスタの各ビットが“１”になるので、こ
のときに前記論理積ゲートの出力が“１”であることを
検出して、正常動作の試験ができる機能を有している。On the other hand, a counter circuit with a test function according to a third aspect of the present invention comprises: (A) an n-bit register for holding a count result; An n-bit subtractor for subtracting
(C) an n-bit selector that selects n-bit output information of the subtractor during normal times, selects “0” as each bit at the start of the test, and sends the selected bit to the register;
A logical product gate for outputting logical product information with respect to the n-bit output information received from the register, after each bit of the register receives “0” from the selector at the start of a test, Each bit of the register becomes "1" by the subtraction of "1" by "1". At this time, it has a function of detecting that the output of the AND gate is "1" and testing the normal operation. doing.
【００１２】さらに、第４の発明の試験機能付きカウン
タ回路は、（Ａ）カウント結果を保持するｎビットのレ
ジスタと、（Ｂ）前記レジスタから受けたｎビットの出
力情報に対して“１”の加算および減算を行うｎビット
の加減算器と、（Ｃ）平常時には前記加減算器のｎビッ
トの出力情報を選択し、加算試験の開始時には各ビット
として“１”を選択して、前記レジスタに送るととも
に、減算試験の開始時には各ビットとして“０”を選択
して、前記レジスタに送るｎビットのセレクタと、
（Ｄ）前記レジスタから受けたｎビットの出力情報に対
する論理和情報を出力する論理和ゲートと、（Ｅ）前記
レジスタから受けたｎビットの出力情報に対する論理積
情報を出力する論理積ゲートと、を備えることにより、
加算試験の開始時には前記レジスタの各ビットが前記セ
レクタから“１”を受けた後に、前記加減算器による
“１”の加算で前記レジスタの各ビットが“０”になる
ので、このときには前記論理和ゲートの出力が“０”で
あることを検出し、減算試験の開始時には前記レジスタ
の各ビットが前記セレクタから“０”を受けた後に、前
記加減算器による“１”の減算で前記レジスタの各ビッ
トが“１”になるので、このときには前記論理積ゲート
の出力が“１”であることを検出して、正常動作の試験
ができる機能を有している。Further, a counter circuit with a test function according to a fourth aspect of the present invention is characterized in that (A) an n-bit register for holding a count result, and (B) "1" for n-bit output information received from the register. (C) Normally, the n-bit output information of the adder / subtractor is selected. At the start of the addition test, "1" is selected as each bit, and the register is set in the register. And at the start of the subtraction test, select "0" as each bit, and send an n-bit selector to the register;
(D) an OR gate that outputs OR information for the n-bit output information received from the register, and (E) an AND gate that outputs AND information for the n-bit output information received from the register. By having
At the start of the addition test, after each bit of the register receives "1" from the selector, each bit of the register becomes "0" by addition of "1" by the adder / subtractor. It detects that the output of the gate is “0”, and at the start of the subtraction test, after each bit of the register receives “0” from the selector, the subtraction of “1” by the adder / subtractor causes each bit of the register to be subtracted. Since the bit becomes "1", at this time, it has a function of detecting that the output of the AND gate is "1" and testing the normal operation.
【００１３】[0013]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の試験機能付きカウンタ回路
の第１の実施例を示すブロック図である。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of a counter circuit with a test function according to the present invention.
【００１４】図１に示すように、ｎビットのレジスタ１
は、ｎビットのカウント結果を保持している。また、ｎ
ビットの加算器２は、レジスタ１から受けたｎビットの
出力情報に“１”ずつの加算をしている。As shown in FIG. 1, an n-bit register 1
Holds an n-bit count result. Also, n
The bit adder 2 adds “1” to the n-bit output information received from the register 1.
【００１５】そして、ｎビットのセレクタ３は、平常時
には加算器２のｎビットの出力情報を選択し、試験開始
時には最上位ビットとして“０”を選択するとともに、
下位ｎ−１ビットのそれぞれとして“１”を選択して、
レジスタ１に送っている。The n-bit selector 3 selects the n-bit output information of the adder 2 in normal times, and selects "0" as the most significant bit at the start of the test.
Selecting "1" as each of the lower n-1 bits,
It is sent to register 1.
【００１６】一方、論理和ゲート４は、レジスタ１から
受けた下位ｎ−１ビットの出力情報に対する論理和情報
を出力している。On the other hand, the OR gate 4 outputs OR information for the output information of the lower n-1 bits received from the register 1.
【００１７】そこで、試験開始時に際して、テスト入力
５とリセット入力６とがオンになると、レジスタ１の内
容がリセットされた後に、レジスタ１は、セレクタ３か
ら、最上位ビットとして“０”を受け、下位ｎ−１ビッ
トのそれぞれとして“１”を受けている。Therefore, when the test input 5 and the reset input 6 are turned on at the start of the test, after the contents of the register 1 are reset, the register 1 receives “0” as the most significant bit from the selector 3. , "1" as each of the lower n-1 bits.
【００１８】そして、クロック入力７があれば、加算器
２による“１”の加算が正常に行われることにより、レ
ジスタ１の下位ｎ−１ビットのそれぞれは、すべて
“０”になり、レジスタ１の最上位ビットが“１”にな
る。If the clock input 7 is present, the addition of "1" by the adder 2 is normally performed, so that each of the lower n-1 bits of the register 1 becomes "0" and the register 1 becomes "0". Becomes "1".
【００１９】この結果、最上位ビット出力８として、
“１”が出力されるとともに、すべて“０”の論理和で
ある論理和ゲート４のテスト出力９には、“０”が出力
されるので、これらを検出することにより、第１の実施
例の試験機能付きカウンタ回路に対する正常動作の試験
が実施できる。As a result, as the most significant bit output 8,
Since "1" is output and "0" is output to the test output 9 of the OR gate 4 which is a logical sum of all "0" s, these are detected, whereby the first embodiment is performed. A normal operation test can be performed on the counter circuit with the test function.
【００２０】図２は本発明の試験機能付きカウンタ回路
の第２の実施例を示すブロック図である。FIG. 2 is a block diagram showing a second embodiment of the counter circuit with a test function according to the present invention.
【００２１】図２に示すように、ｎビットのレジスタ１
１は、ｎビットのカウント結果を保持している。また、
ｎビットの加算器１２は、レジスタ１１から受けたｎビ
ットの出力情報に“１”ずつの加算をしている。As shown in FIG. 2, an n-bit register 1
1 holds an n-bit count result. Also,
The n-bit adder 12 adds “1” to the n-bit output information received from the register 11.
【００２２】そして、ｎビットのセレクタ１３は、平常
時には加算器１２のｎビットの出力情報を選択し、試験
開始時にはｎビットのそれぞれとして“１”を選択する
ことにより、レジスタ１１に送っている。The n-bit selector 13 selects the n-bit output information of the adder 12 in normal times, and sends it to the register 11 by selecting "1" as each of the n bits at the start of the test. .
【００２３】一方、論理和ゲート１４は、レジスタ１１
から受けたｎビットの出力情報に対する論理和情報を出
力している。On the other hand, the OR gate 14 is connected to the register 11
The logical sum information corresponding to the n-bit output information received from is output.
【００２４】そこで、試験開始時に際して、レジスタ１
１は、リセットの後にセレクタ１３から、ｎビットのそ
れぞれとして“１”を受けている。Therefore, at the start of the test, the register 1
1 receives “1” as n bits from the selector 13 after the reset.
【００２５】そして、加算器１２による“１”の加算が
正常に行われると、レジスタ１１のｎビットのそれぞれ
は、すべて“０”になる。When the addition of "1" by the adder 12 is performed normally, each of the n bits of the register 11 becomes "0".
【００２６】この結果、すべて“０”の論理和である論
理和ゲート１４の出力には、“０”が出力されるので、
これを検出して、第２の実施例の試験機能付きカウンタ
回路に対する正常動作の試験が実施できる。As a result, "0" is output to the output of the OR gate 14, which is the logical sum of all "0".
By detecting this, a normal operation test can be performed on the counter circuit with a test function of the second embodiment.
【００２７】図３は本発明の試験機能付きカウンタ回路
の第３の実施例を示すブロック図である。FIG. 3 is a block diagram showing a third embodiment of the counter circuit with a test function according to the present invention.
【００２８】図３に示すように、ｎビットのレジスタ２
１は、ｎビットのカウント結果を保持している。また、
ｎビットの減算器２２は、レジスタ２１から受けたｎビ
ットの出力情報から“１”ずつの減算をしている。As shown in FIG. 3, an n-bit register 2
1 holds an n-bit count result. Also,
The n-bit subtractor 22 subtracts “1” from the n-bit output information received from the register 21.
【００２９】そして、ｎビットのセレクタ２３は、平常
時には減算器２２のｎビットの出力情報を選択し、試験
開始時にはｎビットのそれぞれとして“０”を選択する
ことにより、レジスタ２１に送っている。The n-bit selector 23 selects the n-bit output information of the subtractor 22 in normal times, and selects "0" as each of the n bits at the start of the test to send the information to the register 21. .
【００３０】一方、論理積ゲート２４は、レジスタ２１
から受けたｎビットの出力情報に対する論理積情報を出
力している。On the other hand, the AND gate 24 is connected to the register 21
And outputs the logical product information with respect to the n-bit output information received from.
【００３１】そこで、試験開始時に際して、レジスタ２
１は、リセットの後にセレクタ２３から、ｎビットのそ
れぞれとして“０”を受けている。Therefore, when starting the test, the register 2
1 receives “0” as each of n bits from the selector 23 after the reset.
【００３２】そして、減算器２２による“１”の減算が
正常に行われると、レジスタ２１のｎビットのそれぞれ
は、すべて“１”になる。When the subtraction of "1" by the subtractor 22 is normally performed, all of the n bits of the register 21 become "1".
【００３３】この結果、すべて“１”の論理積である論
理積ゲート２４の出力には、“１”が出力されるので、
これを検出して、第３の実施例の試験機能付きカウンタ
回路に対する正常動作の試験が実施できる。As a result, "1" is output to the output of the AND gate 24, which is a logical product of all "1".
By detecting this, a normal operation test can be performed on the counter circuit with a test function of the third embodiment.
【００３４】図４は本発明の試験機能付きカウンタ回路
の第４の実施例を示すブロック図である。FIG. 4 is a block diagram showing a fourth embodiment of the counter circuit with a test function according to the present invention.
【００３５】図４に示すように、ｎビットのレジスタ３
１は、ｎビットのカウント結果を保持している。また、
ｎビットの加減算器３２は、レジスタ３１から受けたｎ
ビットの出力情報に“１”ずつの加算あるいは減算をし
ている。As shown in FIG. 4, an n-bit register 3
1 holds an n-bit count result. Also,
The n-bit adder / subtracter 32 receives the n
Bit output information is added or subtracted by "1".
【００３６】そして、ｎビットのセレクタ３３は、平常
時には加減算器３２のｎビットの出力情報を選択し、加
算試験の開始時にはｎビットのそれぞれとして“１”を
選択することにより、レジスタ３１に送るとともに、減
算試験の開始時にはｎビットのそれぞれとして“０”を
選択することにより、レジスタ３１に送っている。The n-bit selector 33 selects the n-bit output information of the adder / subtractor 32 in normal times, and selects "1" as each of the n bits at the start of the addition test, thereby sending the information to the register 31. At the same time, at the start of the subtraction test, "0" is selected as each of the n bits, thereby sending it to the register 31.
【００３７】一方、論理和ゲート３４は、レジスタ３１
から受けたｎビットの出力情報に対する論理和情報を出
力している。On the other hand, the OR gate 34 is connected to the register 31
The logical sum information corresponding to the n-bit output information received from is output.
【００３８】他方、論理積ゲート３５は、レジスタ３１
から受けたｎビットの出力情報に対する論理積情報を出
力している。On the other hand, the AND gate 35 is connected to the register 31
And outputs the logical product information with respect to the n-bit output information received from.
【００３９】そこで、加算試験の開始時に際して、レジ
スタ３１は、リセットの後にセレクタ３３から、ｎビッ
トのそれぞれとして“１”を受けている。Therefore, at the start of the addition test, the register 31 receives "1" as each of n bits from the selector 33 after reset.
【００４０】そして、加減算器３２による“１”の加算
が正常に行われると、レジスタ３１のｎビットのそれぞ
れは、すべて“０”になる。When the addition of "1" by the adder / subtracter 32 is normally performed, each of the n bits of the register 31 becomes "0".
【００４１】この結果、すべて“０”の論理和である論
理和ゲート３４の出力には、“０”が出力されるので、
これを検出して、第４の実施例の試験機能付きカウンタ
回路に対する正常の加算動作の試験が実施できる。As a result, "0" is output to the output of the OR gate 34 which is a logical sum of all "0".
By detecting this, a test of a normal addition operation can be performed on the counter circuit with a test function of the fourth embodiment.
【００４２】さらに、減算試験の開始時に際して、レジ
スタ３１は、リセットの後にセレクタ３３から、ｎビッ
トのそれぞれとして“０”を受けている。Further, at the start of the subtraction test, the register 31 receives “0” as n bits from the selector 33 after the reset.
【００４３】そして、加減算器３２による“１”の減算
が正常に行われると、レジスタ３１のｎビットのそれぞ
れは、すべて“１”になる。When the subtraction of "1" by the adder / subtracter 32 is normally performed, each of the n bits of the register 31 becomes "1".
【００４４】この結果、すべて“１”の論理積である論
理積ゲート３５の出力には、“１”が出力されるので、
これを検出して、第４の実施例の試験機能付きカウンタ
回路に対する正常の減算動作の試験が実施できる。As a result, "1" is output to the output of the AND gate 35, which is the logical product of all "1".
By detecting this, a normal subtraction operation test can be performed on the counter circuit with a test function of the fourth embodiment.
【００４５】[0045]
【発明の効果】以上説明したように、本発明の試験機能
付きカウンタ回路は、集積回路の中に形成されたカウン
タの前に、“０”や“１”を選択する簡単なセレクタを
設け、わずかなハードウェアと少ないテストピンとを追
加することにより、少ないクロック数による少ないテス
トパターンを用いて、カウンタの正常動作の試験を実現
することができるという効果を有している。As described above, the counter circuit with a test function of the present invention is provided with a simple selector for selecting "0" or "1" in front of the counter formed in the integrated circuit. By adding a small amount of hardware and a small number of test pins, there is an effect that a normal operation test of the counter can be realized using a small number of test patterns with a small number of clocks.
【図１】本発明の試験機能付きカウンタ回路の第１の実
施例を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of a counter circuit with a test function according to the present invention.
【図２】本発明の試験機能付きカウンタ回路の第２の実
施例を示すブロック図である。FIG. 2 is a block diagram illustrating a counter circuit with a test function according to a second embodiment of the present invention.
【図３】本発明の試験機能付きカウンタ回路の第３の実
施例を示すブロック図である。FIG. 3 is a block diagram showing a third embodiment of a counter circuit with a test function according to the present invention.
【図４】本発明の試験機能付きカウンタ回路の第４の実
施例を示すブロック図である。FIG. 4 is a block diagram illustrating a counter circuit with a test function according to a fourth embodiment of the present invention.
【符号の説明】 １，１１，２１，３１ レジスタ ２，１２ 加算器 ３，１３，２３，３３ セレクタ ４，１４，３４ 論理和ゲート ５ テスト入力 ６ リセット入力 ７ クロック入力 ８ 最上位ビット出力 ９ テスト出力 ２２ 減算器 ２４，３５ 論理積ゲート ３２ 加減算器[Description of Signs] 1,11,21,31 Register 2,12 Adder 3,13,23,33 Selector 4,14,34 OR gate 5 Test input 6 Reset input 7 Clock input 8 Most significant bit output 9 Test Output 22 Subtractor 24,35 AND gate 32 Adder / subtractor
Claims (4)
レジスタと、 （Ｂ）前記レジスタから受けたｎビットの出力情報に
“１”を加算するｎビットの加算器と、 （Ｃ）平常時には前記加算器のｎビットの出力情報を選
択し、試験開始時には最上位ビットとして“０”を選択
するとともに下位ｎ−１ビットのそれぞれとして“１”
を選択して、前記レジスタに送るｎビットのセレクタ
と、 （Ｄ）前記レジスタから受けた下位ｎ−１ビットの出力
情報に対する論理和情報を出力する論理和ゲートと、 を備えることにより、試験開始時に前記レジスタの最上
位ビットが前記セレクタから“０”を受けた後に、前記
加算器による“１”の加算で“１”になり、このときに
前記論理和ゲートの出力が“０”であることを検出し
て、正常動作が試験できる機能を有することを特徴とす
る試験機能付きカウンタ回路。(A) an n-bit register for holding a count result; (B) an n-bit adder for adding "1" to n-bit output information received from the register; Sometimes, the n-bit output information of the adder is selected. At the start of the test, "0" is selected as the most significant bit and "1" is set as each of the lower n-1 bits.
, Selecting an n-bit selector to send to the register; and (D) an OR gate for outputting OR information with respect to the output information of the lower n−1 bits received from the register. Sometimes, after the most significant bit of the register receives “0” from the selector, it becomes “1” by the addition of “1” by the adder. At this time, the output of the OR gate is “0”. A counter circuit with a test function, characterized in that the counter circuit has a function of detecting the fact and testing a normal operation.
レジスタと、 （Ｂ）前記レジスタから受けたｎビットの出力情報に
“１”を加算するｎビットの加算器と、 （Ｃ）平常時には前記加算器のｎビットの出力情報を選
択し、試験開始時には各ビットとして“１”を選択し
て、前記レジスタに送るｎビットのセレクタと、 （Ｄ）前記レジスタから受けたｎビットの出力情報に対
する論理和情報を出力する論理和ゲートと、 を備えることにより、試験開始時に前記レジスタの各ビ
ットが前記セレクタから“１”を受けた後に、前記加算
器による“１”の加算で前記レジスタの各ビットが
“０”になるので、このときに前記論理和ゲートの出力
が“０”であることを検出して、正常動作の試験ができ
る機能を有することを特徴とする試験機能付きカウンタ
回路。(A) an n-bit register for holding the count result; (B) an n-bit adder for adding "1" to the n-bit output information received from the register; Sometimes, the n-bit output information of the adder is selected, and at the start of the test, "1" is selected as each bit, and an n-bit selector to be sent to the register; and (D) the n-bit output received from the register. An OR gate for outputting OR information for the information, after each bit of the register receives “1” from the selector at the start of a test, the register is added by “1” by the adder. Has a function of detecting that the output of the OR gate is "0" at this time and testing the normal operation. Counter circuit.
レジスタと、 （Ｂ）前記レジスタから受けたｎビットの出力情報に対
して“１”の減算を行うｎビットの減算器と、 （Ｃ）平常時には前記減算器のｎビットの出力情報を選
択し、試験開始時には各ビットとして“０”を選択し
て、前記レジスタに送るｎビットのセレクタと、 （Ｄ）前記レジスタから受けたｎビットの出力情報に対
する論理積情報を出力する論理積ゲートと、 を備えることにより、試験開始時に前記レジスタの各ビ
ットが前記セレクタから“０”を受けた後に、前記減算
器による“１”の減算で前記レジスタの各ビットが
“１”になるので、このときに前記論理積ゲートの出力
が“１”であることを検出して、正常動作の試験ができ
る機能を有することを特徴とする試験機能付きカウンタ
回路。(A) an n-bit register for holding a count result; (B) an n-bit subtractor for subtracting “1” from the n-bit output information received from the register; C) Normally, n-bit output information of the subtractor is selected, and at the start of the test, "0" is selected as each bit, and an n-bit selector to be sent to the register; and (D) n received from the register. A logical product gate for outputting logical product information with respect to bit output information, after each bit of the register receives “0” from the selector at the start of a test, and subtracting “1” by the subtractor. Since each bit of the register becomes "1" at this time, it has a function of detecting that the output of the AND gate is "1" and performing a test of a normal operation. Counter circuit with test function.
レジスタと、 （Ｂ）前記レジスタから受けたｎビットの出力情報に対
して“１”の加算および減算を行うｎビットの加減算器
と、 （Ｃ）平常時には前記加減算器のｎビットの出力情報を
選択し、加算試験の開始時には各ビットとして“１”を
選択して、前記レジスタに送るとともに、減算試験の開
始時には各ビットとして“０”を選択して、前記レジス
タに送るｎビットのセレクタと、 （Ｄ）前記レジスタから受けたｎビットの出力情報に対
する論理和情報を出力する論理和ゲートと、 （Ｅ）前記レジスタから受けたｎビットの出力情報に対
する論理積情報を出力する論理積ゲートと、 を備えることにより、加算試験の開始時には前記レジス
タの各ビットが前記セレクタから“１”を受けた後に、
前記加減算器による“１”の加算で前記レジスタの各ビ
ットが“０”になるので、このときには前記論理和ゲー
トの出力が“０”であることを検出し、減算試験の開始
時には前記レジスタの各ビットが前記セレクタから
“０”を受けた後に、前記加減算器による“１”の減算
で前記レジスタの各ビットが“１”になるので、このと
きには前記論理積ゲートの出力が“１”であることを検
出して、正常動作の試験ができる機能を有することを特
徴とする試験機能付きカウンタ回路。(A) an n-bit register for holding a count result; and (B) an n-bit adder / subtractor for adding and subtracting “1” to and from the n-bit output information received from the register. (C) Normally, the n-bit output information of the adder / subtractor is selected, and at the start of the addition test, "1" is selected as each bit and sent to the register. (D) an OR gate that outputs OR information for the n-bit output information received from the register, and (E) an OR gate that outputs OR information for the n-bit output information received from the register. a logical product gate for outputting logical product information with respect to the n-bit output information, whereby at the start of the addition test, each bit of the register is set to “1” by the selector. After received,
Each bit of the register becomes "0" by the addition of "1" by the adder / subtractor. At this time, it is detected that the output of the OR gate is "0". After each bit receives “0” from the selector, each bit of the register becomes “1” by subtraction of “1” by the adder / subtractor. At this time, the output of the AND gate is “1”. A counter circuit with a test function, characterized in that the counter circuit has a function of detecting the presence of a signal and performing a normal operation test.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5089009A JP2586375B2 (en) | 1993-04-16 | 1993-04-16 | Counter circuit with test function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5089009A JP2586375B2 (en) | 1993-04-16 | 1993-04-16 | Counter circuit with test function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303129A JPH06303129A (en) | 1994-10-28 |
| JP2586375B2 true JP2586375B2 (en) | 1997-02-26 |
Family
ID=13958875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5089009A Expired - Lifetime JP2586375B2 (en) | 1993-04-16 | 1993-04-16 | Counter circuit with test function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586375B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19522839C2 (en) * | 1995-06-23 | 2003-12-18 | Atmel Germany Gmbh | Procedure for testing pulse counters |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03259618A (en) * | 1990-03-09 | 1991-11-19 | Fujitsu Ltd | Test system for counter |
-
1993
- 1993-04-16 JP JP5089009A patent/JP2586375B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06303129A (en) | 1994-10-28 |
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Legal Events
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|---|---|---|---|
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