JP2586375B2 - 試験機能付きカウンタ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、試験機能付きカウンタ
回路に関し、特に、集積回路内に形成されたカウンタを
少ないテストパターン数により試験できる試験機能付き
カウンタ回路に関する。

【０００２】

【従来の技術】従来の試験機能付きカウンタ回路として
は、集積回路内に形成されたカウンタを試験するときに
は、カウンタの内容をリセット後に、カウンタの最上位
ビットが反転する迄クロックを与え続けて“１”を加算
するカウントを行わせる方法、およびカウンタの全ビッ
トについて、集積回路外からあるテスト値を設定して、
カウントアップ後のテスト値を読み取るテスト値の入出
力による方法などが使用されている。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来の試験機能付きカウンタ回路は、前者の方法を用
いると、カウンタの内容をリセット後にそのカウンタの
最上位ビットが反転する迄に、ｎビットのカウンタの場
合では、２ⁿ 回のクロックを与え続ける必要があり、こ
のカウンタの試験には数多くのテストパターンも必要と
するので、試験に時間がかかるという欠点を有してい
る。

【０００４】なお、この前者の方法を多段カウンタ回路
に適応している一例としては、特開昭６３−２３４２
０，“テスト回路を有するカウンタ装置”がある。

【０００５】また、後者の方法では、カウンタの全ビッ
トについて集積回路に入出力ピンを設ける必要があり、
ｎビットのカウンタの場合では、このカウンタの試験の
ために、２×ｎ本のテストピンを必要とするので、集積
回路が大きくなってしまうという欠点を有している。

【０００６】そこで、この後者の方法を用いてテストピ
ンを少なくするために、カウンタの前に直列／並列変換
回路を置いて、直列／並列変換回路を通して集積回路外
からのテスト値を入力し、カウンタの後に並列／直列変
換回路を置いて、並列／直列変換回路を通して集積回路
外へテスト値を出力するように改善している一例として
は、特開昭６２−２６７６７７，“カウンタ回路試験方
式”がある。

【０００７】この“カウンタ回路試験方式”を用いたと
きには、ｎビットのカウンタの場合では、このカウンタ
の試験のために、入出力を行う際には２×ｎクロック以
上を必要とするとともに、集積回路内に直列／並列変換
回路や並列／直列変換回路を必要とするという欠点を有
している。

【０００８】本発明の目的は、集積回路内に形成された
カウンタの前に、“０”や“１”を選択する簡単なセレ
クタを設けて、わずかなハードウェアと少ないテストピ
ンとを追加することにより、少ないクロック数による少
ないテストパターンを用いてカウンタの正常動作の試験
を実現することができる試験機能付きカウンタ回路を提
供することにある。

【０００９】

【課題を解決するための手段】第１の発明の試験機能付
きカウンタ回路は、（Ａ）カウント結果を保持するｎビ
ットのレジスタと、（Ｂ）前記レジスタから受けたｎビ
ットの出力情報に“１”を加算するｎビットの加算器
と、（Ｃ）平常時には前記加算器のｎビットの出力情報
を選択し、試験開始時には最上位ビットとして“０”を
選択するとともに下位ｎ−１ビットのそれぞれとして
“１”を選択して、前記レジスタに送るｎビットのセレ
クタと、（Ｄ）前記レジスタから受けた下位ｎ−１ビッ
トの出力情報に対する論理和情報を出力する論理和ゲー
トと、を備えることにより、試験開始時に前記レジスタ
の最上位ビットが前記セレクタから“０”を受けた後
に、前記加算器による“１”の加算で“１”になり、こ
のときに前記論理和ゲートの出力が“０”であることを
検出して、正常動作が試験できる機能を有している。

【００１０】また、第２の発明の試験機能付きカウンタ
回路は、（Ａ）カウント結果を保持するｎビットのレジ
スタと、（Ｂ）前記レジスタから受けたｎビットの出力
情報に“１”を加算するｎビットの加算器と、（Ｃ）平
常時には前記加算器のｎビットの出力情報を選択し、試
験開始時には各ビットとして“１”を選択して、前記レ
ジスタに送るｎビットのセレクタと、（Ｄ）前記レジス
タから受けたｎビットの出力情報に対する論理和情報を
出力する論理和ゲートと、を備えることにより、試験開
始時に前記レジスタの各ビットが前記セレクタから
“１”を受けた後に、前記加算器による“１”の加算で
前記レジスタの各ビットが“０”になるので、このとき
に前記論理和ゲートの出力が“０”であることを検出し
て、正常動作の試験ができる機能を有している。

【００１１】一方、第３の発明の試験機能付きカウンタ
回路は、（Ａ）カウント結果を保持するｎビットのレジ
スタと、（Ｂ）前記レジスタから受けたｎビットの出力
情報に対して“１”の減算を行うｎビットの減算器と、
（Ｃ）平常時には前記減算器のｎビットの出力情報を選
択し、試験開始時には各ビットとして“０”を選択し
て、前記レジスタに送るｎビットのセレクタと、（Ｄ）
前記レジスタから受けたｎビットの出力情報に対する論
理積情報を出力する論理積ゲートと、を備えることによ
り、試験開始時に前記レジスタの各ビットが前記セレク
タから“０”を受けた後に、前記減算器による“１”の
減算で前記レジスタの各ビットが“１”になるので、こ
のときに前記論理積ゲートの出力が“１”であることを
検出して、正常動作の試験ができる機能を有している。

【００１２】さらに、第４の発明の試験機能付きカウン
タ回路は、（Ａ）カウント結果を保持するｎビットのレ
ジスタと、（Ｂ）前記レジスタから受けたｎビットの出
力情報に対して“１”の加算および減算を行うｎビット
の加減算器と、（Ｃ）平常時には前記加減算器のｎビッ
トの出力情報を選択し、加算試験の開始時には各ビット
として“１”を選択して、前記レジスタに送るととも
に、減算試験の開始時には各ビットとして“０”を選択
して、前記レジスタに送るｎビットのセレクタと、
（Ｄ）前記レジスタから受けたｎビットの出力情報に対
する論理和情報を出力する論理和ゲートと、（Ｅ）前記
レジスタから受けたｎビットの出力情報に対する論理積
情報を出力する論理積ゲートと、を備えることにより、
加算試験の開始時には前記レジスタの各ビットが前記セ
レクタから“１”を受けた後に、前記加減算器による
“１”の加算で前記レジスタの各ビットが“０”になる
ので、このときには前記論理和ゲートの出力が“０”で
あることを検出し、減算試験の開始時には前記レジスタ
の各ビットが前記セレクタから“０”を受けた後に、前
記加減算器による“１”の減算で前記レジスタの各ビッ
トが“１”になるので、このときには前記論理積ゲート
の出力が“１”であることを検出して、正常動作の試験
ができる機能を有している。

【００１３】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の試験機能付きカウンタ回路
の第１の実施例を示すブロック図である。

【００１４】図１に示すように、ｎビットのレジスタ１
は、ｎビットのカウント結果を保持している。また、ｎ
ビットの加算器２は、レジスタ１から受けたｎビットの
出力情報に“１”ずつの加算をしている。

【００１５】そして、ｎビットのセレクタ３は、平常時
には加算器２のｎビットの出力情報を選択し、試験開始
時には最上位ビットとして“０”を選択するとともに、
下位ｎ−１ビットのそれぞれとして“１”を選択して、
レジスタ１に送っている。

【００１６】一方、論理和ゲート４は、レジスタ１から
受けた下位ｎ−１ビットの出力情報に対する論理和情報
を出力している。

【００１７】そこで、試験開始時に際して、テスト入力
５とリセット入力６とがオンになると、レジスタ１の内
容がリセットされた後に、レジスタ１は、セレクタ３か
ら、最上位ビットとして“０”を受け、下位ｎ−１ビッ
トのそれぞれとして“１”を受けている。

【００１８】そして、クロック入力７があれば、加算器
２による“１”の加算が正常に行われることにより、レ
ジスタ１の下位ｎ−１ビットのそれぞれは、すべて
“０”になり、レジスタ１の最上位ビットが“１”にな
る。

【００１９】この結果、最上位ビット出力８として、
“１”が出力されるとともに、すべて“０”の論理和で
ある論理和ゲート４のテスト出力９には、“０”が出力
されるので、これらを検出することにより、第１の実施
例の試験機能付きカウンタ回路に対する正常動作の試験
が実施できる。

【００２０】図２は本発明の試験機能付きカウンタ回路
の第２の実施例を示すブロック図である。

【００２１】図２に示すように、ｎビットのレジスタ１
１は、ｎビットのカウント結果を保持している。また、
ｎビットの加算器１２は、レジスタ１１から受けたｎビ
ットの出力情報に“１”ずつの加算をしている。

【００２２】そして、ｎビットのセレクタ１３は、平常
時には加算器１２のｎビットの出力情報を選択し、試験
開始時にはｎビットのそれぞれとして“１”を選択する
ことにより、レジスタ１１に送っている。

【００２３】一方、論理和ゲート１４は、レジスタ１１
から受けたｎビットの出力情報に対する論理和情報を出
力している。

【００２４】そこで、試験開始時に際して、レジスタ１
１は、リセットの後にセレクタ１３から、ｎビットのそ
れぞれとして“１”を受けている。

【００２５】そして、加算器１２による“１”の加算が
正常に行われると、レジスタ１１のｎビットのそれぞれ
は、すべて“０”になる。

【００２６】この結果、すべて“０”の論理和である論
理和ゲート１４の出力には、“０”が出力されるので、
これを検出して、第２の実施例の試験機能付きカウンタ
回路に対する正常動作の試験が実施できる。

【００２７】図３は本発明の試験機能付きカウンタ回路
の第３の実施例を示すブロック図である。

【００２８】図３に示すように、ｎビットのレジスタ２
１は、ｎビットのカウント結果を保持している。また、
ｎビットの減算器２２は、レジスタ２１から受けたｎビ
ットの出力情報から“１”ずつの減算をしている。

【００２９】そして、ｎビットのセレクタ２３は、平常
時には減算器２２のｎビットの出力情報を選択し、試験
開始時にはｎビットのそれぞれとして“０”を選択する
ことにより、レジスタ２１に送っている。

【００３０】一方、論理積ゲート２４は、レジスタ２１
から受けたｎビットの出力情報に対する論理積情報を出
力している。

【００３１】そこで、試験開始時に際して、レジスタ２
１は、リセットの後にセレクタ２３から、ｎビットのそ
れぞれとして“０”を受けている。

【００３２】そして、減算器２２による“１”の減算が
正常に行われると、レジスタ２１のｎビットのそれぞれ
は、すべて“１”になる。

【００３３】この結果、すべて“１”の論理積である論
理積ゲート２４の出力には、“１”が出力されるので、
これを検出して、第３の実施例の試験機能付きカウンタ
回路に対する正常動作の試験が実施できる。

【００３４】図４は本発明の試験機能付きカウンタ回路
の第４の実施例を示すブロック図である。

【００３５】図４に示すように、ｎビットのレジスタ３
１は、ｎビットのカウント結果を保持している。また、
ｎビットの加減算器３２は、レジスタ３１から受けたｎ
ビットの出力情報に“１”ずつの加算あるいは減算をし
ている。

【００３６】そして、ｎビットのセレクタ３３は、平常
時には加減算器３２のｎビットの出力情報を選択し、加
算試験の開始時にはｎビットのそれぞれとして“１”を
選択することにより、レジスタ３１に送るとともに、減
算試験の開始時にはｎビットのそれぞれとして“０”を
選択することにより、レジスタ３１に送っている。

【００３７】一方、論理和ゲート３４は、レジスタ３１
から受けたｎビットの出力情報に対する論理和情報を出
力している。

【００３８】他方、論理積ゲート３５は、レジスタ３１
から受けたｎビットの出力情報に対する論理積情報を出
力している。

【００３９】そこで、加算試験の開始時に際して、レジ
スタ３１は、リセットの後にセレクタ３３から、ｎビッ
トのそれぞれとして“１”を受けている。

【００４０】そして、加減算器３２による“１”の加算
が正常に行われると、レジスタ３１のｎビットのそれぞ
れは、すべて“０”になる。

【００４１】この結果、すべて“０”の論理和である論
理和ゲート３４の出力には、“０”が出力されるので、
これを検出して、第４の実施例の試験機能付きカウンタ
回路に対する正常の加算動作の試験が実施できる。

【００４２】さらに、減算試験の開始時に際して、レジ
スタ３１は、リセットの後にセレクタ３３から、ｎビッ
トのそれぞれとして“０”を受けている。

【００４３】そして、加減算器３２による“１”の減算
が正常に行われると、レジスタ３１のｎビットのそれぞ
れは、すべて“１”になる。

【００４４】この結果、すべて“１”の論理積である論
理積ゲート３５の出力には、“１”が出力されるので、
これを検出して、第４の実施例の試験機能付きカウンタ
回路に対する正常の減算動作の試験が実施できる。

【００４５】

【発明の効果】以上説明したように、本発明の試験機能
付きカウンタ回路は、集積回路の中に形成されたカウン
タの前に、“０”や“１”を選択する簡単なセレクタを
設け、わずかなハードウェアと少ないテストピンとを追
加することにより、少ないクロック数による少ないテス
トパターンを用いて、カウンタの正常動作の試験を実現
することができるという効果を有している。

【図面の簡単な説明】

【図１】本発明の試験機能付きカウンタ回路の第１の実
施例を示すブロック図である。

【図２】本発明の試験機能付きカウンタ回路の第２の実
施例を示すブロック図である。

【図３】本発明の試験機能付きカウンタ回路の第３の実
施例を示すブロック図である。

【図４】本発明の試験機能付きカウンタ回路の第４の実
施例を示すブロック図である。

【符号の説明】 １，１１，２１，３１ レジスタ ２，１２ 加算器 ３，１３，２３，３３ セレクタ ４，１４，３４ 論理和ゲート ５ テスト入力 ６ リセット入力 ７ クロック入力 ８ 最上位ビット出力 ９ テスト出力 ２２ 減算器 ２４，３５ 論理積ゲート ３２ 加減算器

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】（Ａ）カウント結果を保持するｎビットの
   レジスタと、 （Ｂ）前記レジスタから受けたｎビットの出力情報に
   “１”を加算するｎビットの加算器と、 （Ｃ）平常時には前記加算器のｎビットの出力情報を選
   択し、試験開始時には最上位ビットとして“０”を選択
   するとともに下位ｎ−１ビットのそれぞれとして“１”
   を選択して、前記レジスタに送るｎビットのセレクタ
   と、 （Ｄ）前記レジスタから受けた下位ｎ−１ビットの出力
   情報に対する論理和情報を出力する論理和ゲートと、 を備えることにより、試験開始時に前記レジスタの最上
   位ビットが前記セレクタから“０”を受けた後に、前記
   加算器による“１”の加算で“１”になり、このときに
   前記論理和ゲートの出力が“０”であることを検出し
   て、正常動作が試験できる機能を有することを特徴とす
   る試験機能付きカウンタ回路。
2. 【請求項２】（Ａ）カウント結果を保持するｎビットの
   レジスタと、 （Ｂ）前記レジスタから受けたｎビットの出力情報に
   “１”を加算するｎビットの加算器と、 （Ｃ）平常時には前記加算器のｎビットの出力情報を選
   択し、試験開始時には各ビットとして“１”を選択し
   て、前記レジスタに送るｎビットのセレクタと、 （Ｄ）前記レジスタから受けたｎビットの出力情報に対
   する論理和情報を出力する論理和ゲートと、 を備えることにより、試験開始時に前記レジスタの各ビ
   ットが前記セレクタから“１”を受けた後に、前記加算
   器による“１”の加算で前記レジスタの各ビットが
   “０”になるので、このときに前記論理和ゲートの出力
   が“０”であることを検出して、正常動作の試験ができ
   る機能を有することを特徴とする試験機能付きカウンタ
   回路。
3. 【請求項３】（Ａ）カウント結果を保持するｎビットの
   レジスタと、 （Ｂ）前記レジスタから受けたｎビットの出力情報に対
   して“１”の減算を行うｎビットの減算器と、 （Ｃ）平常時には前記減算器のｎビットの出力情報を選
   択し、試験開始時には各ビットとして“０”を選択し
   て、前記レジスタに送るｎビットのセレクタと、 （Ｄ）前記レジスタから受けたｎビットの出力情報に対
   する論理積情報を出力する論理積ゲートと、 を備えることにより、試験開始時に前記レジスタの各ビ
   ットが前記セレクタから“０”を受けた後に、前記減算
   器による“１”の減算で前記レジスタの各ビットが
   “１”になるので、このときに前記論理積ゲートの出力
   が“１”であることを検出して、正常動作の試験ができ
   る機能を有することを特徴とする試験機能付きカウンタ
   回路。
4. 【請求項４】（Ａ）カウント結果を保持するｎビットの
   レジスタと、 （Ｂ）前記レジスタから受けたｎビットの出力情報に対
   して“１”の加算および減算を行うｎビットの加減算器
   と、 （Ｃ）平常時には前記加減算器のｎビットの出力情報を
   選択し、加算試験の開始時には各ビットとして“１”を
   選択して、前記レジスタに送るとともに、減算試験の開
   始時には各ビットとして“０”を選択して、前記レジス
   タに送るｎビットのセレクタと、 （Ｄ）前記レジスタから受けたｎビットの出力情報に対
   する論理和情報を出力する論理和ゲートと、 （Ｅ）前記レジスタから受けたｎビットの出力情報に対
   する論理積情報を出力する論理積ゲートと、 を備えることにより、加算試験の開始時には前記レジス
   タの各ビットが前記セレクタから“１”を受けた後に、
   前記加減算器による“１”の加算で前記レジスタの各ビ
   ットが“０”になるので、このときには前記論理和ゲー
   トの出力が“０”であることを検出し、減算試験の開始
   時には前記レジスタの各ビットが前記セレクタから
   “０”を受けた後に、前記加減算器による“１”の減算
   で前記レジスタの各ビットが“１”になるので、このと
   きには前記論理積ゲートの出力が“１”であることを検
   出して、正常動作の試験ができる機能を有することを特
   徴とする試験機能付きカウンタ回路。