JP2586653B2 - トリガ回路 - Google Patents
トリガ回路Info
- Publication number
- JP2586653B2 JP2586653B2 JP1215383A JP21538389A JP2586653B2 JP 2586653 B2 JP2586653 B2 JP 2586653B2 JP 1215383 A JP1215383 A JP 1215383A JP 21538389 A JP21538389 A JP 21538389A JP 2586653 B2 JP2586653 B2 JP 2586653B2
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- Japan
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- Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、トリガ回路に関するものであり、詳しく
は、測定信号のレベルの変化量に基づいてトリガ信号が
出力できるトリガ回路に関するものである。
は、測定信号のレベルの変化量に基づいてトリガ信号が
出力できるトリガ回路に関するものである。
＜従来の技術＞ 本来は穏やかにレベル変化している測定対象物の信号
Ｍが、測定対象物になんらかの異常が発生することによ
って例えば第４図のＡ部分に示すように急激にレベル変
動することがある。
Ｍが、測定対象物になんらかの異常が発生することによ
って例えば第４図のＡ部分に示すように急激にレベル変
動することがある。
このように急激にレベルが変化する部分Ａに着目して
測定を行うのにあたっては、このような急激なレベル変
動を検出してトリガ信号を出力させる必要がある。
測定を行うのにあたっては、このような急激なレベル変
動を検出してトリガ信号を出力させる必要がある。
従来、このようなレベル変化を検出してトリガ信号を
発生させる方法として、例えば第４図に示すように予め
設定された基準レベルVrefと測定信号Ｍのレベルを比較
するとともに、測定信号Ｍの立ち上がりまたは立ち下が
りも判別することが行われている。
発生させる方法として、例えば第４図に示すように予め
設定された基準レベルVrefと測定信号Ｍのレベルを比較
するとともに、測定信号Ｍの立ち上がりまたは立ち下が
りも判別することが行われている。
＜発明が解決しようとする課題＞ しかし、このような方法において、例えば基準レベル
Vrefと立ち下がりでトリガを発生させるものとすると、
Ａ部分に関連した時刻t2だけではなく、同様な条件が成
立する時刻t1においてもトリガが出力されることにな
り、この時刻t1におけるトリガを時刻t2におけるトリガ
として誤認してしまって正確な測定が行えない恐れがあ
る。
Vrefと立ち下がりでトリガを発生させるものとすると、
Ａ部分に関連した時刻t2だけではなく、同様な条件が成
立する時刻t1においてもトリガが出力されることにな
り、この時刻t1におけるトリガを時刻t2におけるトリガ
として誤認してしまって正確な測定が行えない恐れがあ
る。
本発明は、このような点に着目したものであり、その
目的は、急激なレベル変化を確実に検出してトリガ信号
を出力するトリガ回路を提供することにある。
目的は、急激なレベル変化を確実に検出してトリガ信号
を出力するトリガ回路を提供することにある。
＜課題を解決するための手段＞ 本発明のトリガ回路は、 測定データを格納するデータメモリと、 このデータメモリにデータを書込むためのアドレスを
出力する第１のアドレス発生器と、 前記データメモリに格納されたデータを読みだすため
のアドレスを出力する第２のアドレス発生器と、 前記第１のアドレス発生器から出力されるアドレスに
従ってデータメモリに書込まれる第１のデータと前記第
２のアドレス発生器から出力されるアドレスに従ってデ
ータメモリから読みだされる第２のデータの差の絶対値
を演算する演算器と、 この減算器の出力データと基準レベルデータを比較し
て比較結果をトリガ信号として出力するコンパレータ
と、 このコンパレータに入力される基準レベルデータが格
納されたレジスタとを設け、 前記第１のアドレス発生器および第２のアドレス発生
器から前記データメモリに交互にアドレスを出力するこ
とを特徴とする。
出力する第１のアドレス発生器と、 前記データメモリに格納されたデータを読みだすため
のアドレスを出力する第２のアドレス発生器と、 前記第１のアドレス発生器から出力されるアドレスに
従ってデータメモリに書込まれる第１のデータと前記第
２のアドレス発生器から出力されるアドレスに従ってデ
ータメモリから読みだされる第２のデータの差の絶対値
を演算する演算器と、 この減算器の出力データと基準レベルデータを比較し
て比較結果をトリガ信号として出力するコンパレータ
と、 このコンパレータに入力される基準レベルデータが格
納されたレジスタとを設け、 前記第１のアドレス発生器および第２のアドレス発生
器から前記データメモリに交互にアドレスを出力するこ
とを特徴とする。
＜作用＞ 本発明のトリガ回路によれば、現在のデータとある一
定時間前のデータの差が予め設定された基準レベル以上
に変化したときにトリガを発生することになる。
定時間前のデータの差が予め設定された基準レベル以上
に変化したときにトリガを発生することになる。
＜実施例＞ 以下、図面を用いて本発明の実施例を詳細に説明す
る。
る。
第１図は、本発明の一実施例を示すブロック図であ
る。図において、入力端子１に入力される測定データMD
は、ライトデータWDとして第１のアドレス発生器２から
出力されるライトアドレスＷに従ってデータメモリ３に
格納されるとともに、減算器４の一方の入力端子にも加
えられる。データメモリ３に格納されたデータは、第２
のアドレス発生器５から出力されるリードアドレスＲに
従ってリードデータRDとして減算器４の他方の入力端子
に読みだされる。減算器４は、これらデータメモリ３に
書込まれるライトデータWDとデータメモリ３から読みだ
されるリードデータRDの差の絶対値を減算し、減算結果
SDをコンパレータ６の一方の入力端子に入力する。この
コンパレータ６の他方の入力端子にはレジスタ７に予め
格納されている基準レベルデータREDが入力されてい
る。このコンパレータ６は、減算器４の演算結果SDと基
準レベルデータREDを比較し、例えばSD≧REDになったと
きに比較結果をトリガ信号TGとして出力する。
る。図において、入力端子１に入力される測定データMD
は、ライトデータWDとして第１のアドレス発生器２から
出力されるライトアドレスＷに従ってデータメモリ３に
格納されるとともに、減算器４の一方の入力端子にも加
えられる。データメモリ３に格納されたデータは、第２
のアドレス発生器５から出力されるリードアドレスＲに
従ってリードデータRDとして減算器４の他方の入力端子
に読みだされる。減算器４は、これらデータメモリ３に
書込まれるライトデータWDとデータメモリ３から読みだ
されるリードデータRDの差の絶対値を減算し、減算結果
SDをコンパレータ６の一方の入力端子に入力する。この
コンパレータ６の他方の入力端子にはレジスタ７に予め
格納されている基準レベルデータREDが入力されてい
る。このコンパレータ６は、減算器４の演算結果SDと基
準レベルデータREDを比較し、例えばSD≧REDになったと
きに比較結果をトリガ信号TGとして出力する。
第２図は、このような回路の動作を示すタイミングチ
ャートである。図において、（ａ）はデータメモリ３に
入力されるアドレスであり、第１のアドレス発生器２か
ら出力されるライトアドレス（W,W＋1,…）と第２のア
ドレス発生器５から出力されるリードアドレス（R,R＋
1,…）とが交互に入力される。（ｂ）はライトアドレス
Ｗに従ってデータメモリ３に書込まれるとともに減算器
４の一方の入力端子に入力されるライトデータWDであ
り、（ｃ）はリードアドレスＲに従ってデータメモリ３
から減算器４の他方の入力端子に読みだされるリードデ
ータRDである。ここで、アドレス相互間の時間関係は、
ライトアドレスＷが出力された後にリードアドレスＲが
出力されることになり、データ相互間の時間関係は、ラ
イトアドレスＷに従って現時点でのデータがライトデー
タWDとしてデータメモリ３に書込まれて一定時間前にデ
ータメモリ３に書込まれたデータがその後に入力される
リードアドレスRDに従ってリードデータRDとして読みだ
されることになる。（ｄ）は減算器４の出力データSDで
ある。減算器４は、ライトデータWDをＡとしリードデー
タRDをＢとすると、（Ａ−Ｂ）の絶対値を出力する。
（ｅ）はコンパレータ６から出力されるトリガTGであ
る。例えばレジスタ７に基準レベルデータREDとして「M
AX」が格納されているものとすると、減算器４の出力デ
ータSDがSD≧MAXの条件を満たすことによりその区間の
トリガTGがＨレベルになる。そして、このＨレベルのト
リガTGにより、例えばデータアクイジションを終了する
ための動作を開始させる。
ャートである。図において、（ａ）はデータメモリ３に
入力されるアドレスであり、第１のアドレス発生器２か
ら出力されるライトアドレス（W,W＋1,…）と第２のア
ドレス発生器５から出力されるリードアドレス（R,R＋
1,…）とが交互に入力される。（ｂ）はライトアドレス
Ｗに従ってデータメモリ３に書込まれるとともに減算器
４の一方の入力端子に入力されるライトデータWDであ
り、（ｃ）はリードアドレスＲに従ってデータメモリ３
から減算器４の他方の入力端子に読みだされるリードデ
ータRDである。ここで、アドレス相互間の時間関係は、
ライトアドレスＷが出力された後にリードアドレスＲが
出力されることになり、データ相互間の時間関係は、ラ
イトアドレスＷに従って現時点でのデータがライトデー
タWDとしてデータメモリ３に書込まれて一定時間前にデ
ータメモリ３に書込まれたデータがその後に入力される
リードアドレスRDに従ってリードデータRDとして読みだ
されることになる。（ｄ）は減算器４の出力データSDで
ある。減算器４は、ライトデータWDをＡとしリードデー
タRDをＢとすると、（Ａ−Ｂ）の絶対値を出力する。
（ｅ）はコンパレータ６から出力されるトリガTGであ
る。例えばレジスタ７に基準レベルデータREDとして「M
AX」が格納されているものとすると、減算器４の出力デ
ータSDがSD≧MAXの条件を満たすことによりその区間の
トリガTGがＨレベルになる。そして、このＨレベルのト
リガTGにより、例えばデータアクイジションを終了する
ための動作を開始させる。
第３図は、このような動作の一例を示す波形図であ
る。ここで、各アドレス発生器2,5から交互に出力され
るライトアドレスＷとリードアドレスＲの差は、ある一
定の時間Ｔを意味している。すなわち、ライトアドレス
Ｗに従って現在のデータＡがデータメモリ３に書込ま
れ、リードアドレスＲに従ってデータメモリ３から時間
Ｔ前のデータＢが読みだされることになる。
る。ここで、各アドレス発生器2,5から交互に出力され
るライトアドレスＷとリードアドレスＲの差は、ある一
定の時間Ｔを意味している。すなわち、ライトアドレス
Ｗに従って現在のデータＡがデータメモリ３に書込ま
れ、リードアドレスＲに従ってデータメモリ３から時間
Ｔ前のデータＢが読みだされることになる。
このように構成することにより、一定時間内における
レベル変化が検出されてトリガが出力されることにな
り、急激なレベル変化を確実に検出してトリガを発生さ
せることができる。
レベル変化が検出されてトリガが出力されることにな
り、急激なレベル変化を確実に検出してトリガを発生さ
せることができる。
このようなトリガ回路は、例えば、測定対象系の温度
や圧力やモニターし、それらがなんらかの異常をきたし
たときの急激なレベル変動を検出して同時にデータアク
イジションを行っている他のチャンネルまたは測定器に
トリガをかけ、それらのデータを解析して異常の原因を
求めるのに有効である。
や圧力やモニターし、それらがなんらかの異常をきたし
たときの急激なレベル変動を検出して同時にデータアク
イジションを行っている他のチャンネルまたは測定器に
トリガをかけ、それらのデータを解析して異常の原因を
求めるのに有効である。
また、急激なレベル変動が発生したことを報知するア
ラームとしても使用できる。
ラームとしても使用できる。
＜発明の効果＞ 以上説明したように、本発明によれば、比較的簡単な
構成で急激なレベル変化を確実に検出してトリガ信号を
出力するトリガ回路が実現できる。
構成で急激なレベル変化を確実に検出してトリガ信号を
出力するトリガ回路が実現できる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するタイミングチャート、第３図は
第１図の動作を示す波形図、第４図は従来の動作を示す
波形図である。 １……入力端子、２……ライトアドレス発生器、３……
データメモリ、４……減算器、５……リードアドレス発
生器、６……コンパレータ、７……レジスタ。
第１図の動作を説明するタイミングチャート、第３図は
第１図の動作を示す波形図、第４図は従来の動作を示す
波形図である。 １……入力端子、２……ライトアドレス発生器、３……
データメモリ、４……減算器、５……リードアドレス発
生器、６……コンパレータ、７……レジスタ。
Claims (1)
- 【請求項１】測定データを格納するデータメモリと、 このデータメモリにデータを書込むためのアドレスを出
力する第１のアドレス発生器と、 前記データメモリに格納されたデータを読みだすための
アドレスを出力する第２のアドレス発生器と、 前記第１のアドレス発生器から出力されるアドレスに従
ってデータメモリに書込まれる第１のデータと前記第２
のアドレス発生器から出力されるアドレスに従ってデー
タメモリから読みだされる第２のデータの差の絶対値を
演算する減算器と、 この減算器の出力データと基準レベルデータを比較して
比較結果をトリガ信号として出力するコンパレータと、 このコンパレータに入力される基準レベルデータが格納
されたレジスタとを設け、 前記第１のアドレス発生器および第２のアドレス発生器
から前記データメモリに交互にアドレスを出力すること
を特徴とするトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215383A JP2586653B2 (ja) | 1989-08-22 | 1989-08-22 | トリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215383A JP2586653B2 (ja) | 1989-08-22 | 1989-08-22 | トリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0378615A JPH0378615A (ja) | 1991-04-03 |
| JP2586653B2 true JP2586653B2 (ja) | 1997-03-05 |
Family
ID=16671392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1215383A Expired - Lifetime JP2586653B2 (ja) | 1989-08-22 | 1989-08-22 | トリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586653B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4887235B2 (ja) * | 2007-08-08 | 2012-02-29 | プレス工業株式会社 | エアサスペンション用アクスルユニット構造 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073346B2 (ja) * | 1986-02-05 | 1995-01-18 | 株式会社トキメック | 超音波流量計の測定値処理方法 |
-
1989
- 1989-08-22 JP JP1215383A patent/JP2586653B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0378615A (ja) | 1991-04-03 |
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