JP2590168B2 - Thyristor driving method - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、サイリスタの駆動方法に係り、特にターン
オフ用MOSトランジスタを有するサイリスタのターンオ
フ時の駆動方法に関する。The present invention relates to a method for driving a thyristor, and more particularly to a method for driving a thyristor having a turn-off MOS transistor when the thyristor is turned off.
（従来の技術） サイリスタは、回路に電流が流れない状態から流れる
状態へとゲート信号により移行させることのできる半導
体スイッチング素子である。サイリスタの中に、ターン
オフ駆動をゲート電極により行なういわゆるゲートター
ンオフサイリスタ（GTO）がある。このGTOにおいて、タ
ーンオフ時各部のターンオフ動作が均一に進行しない場
合には、主電流がターンオフの遅い部分に集中してしま
うため、低い電流値で素子破壊が生じる、という問題が
ある。(Prior Art) A thyristor is a semiconductor switching element that can be switched by a gate signal from a state in which no current flows to a circuit to a state in which current flows. Among thyristors, there is a so-called gate turn-off thyristor (GTO) in which turn-off driving is performed by a gate electrode. In this GTO, when the turn-off operation of each part does not proceed uniformly at the time of turn-off, there is a problem that the main current concentrates on the portion where the turn-off is slow, so that element destruction occurs at a low current value.
（発明が解決しようとする問題点） 以上のように従来のサイリスタでは、ターンオフ時、
電流のスクイズが素子面内で均一に進行しないと電流集
中により素子破壊が生じるため、大電流のターンオフが
できない、という問題があった。(Problems to be Solved by the Invention) As described above, in the conventional thyristor, at the time of turn-off,
If the current squeeze does not progress uniformly in the plane of the device, the device will be destroyed due to current concentration, and there is a problem that a large current cannot be turned off.
本発明はこの様な問題を解決した、サイリスタの駆動
方法を提供することを目的とする。An object of the present invention is to provide a thyristor driving method which solves such a problem.
［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、第１導電型の第１エミッタ層、第２
導電型の第１ベース層、第１導電型の第２ベース層およ
び第２導電型の第２エミッタ層からなるサイリスタ構造
を有するサイリスタをターンオフする際に、第２エミッ
タ層から第１ベース層に第２エミッタ層の多数キャリア
と同極性の第１のキャリアMOSチャンネルによって注入
された状態で、第２エミッタ層から第２ベース層への第
１のキャリアと同極性の第２のキャリアの注入を停止さ
せることにより、サイリスタ動作からIGBT動作に変え、
次いで第２エミッタ層から第１ベース層への第１のキャ
リアの注入を停止させ、IGBT動作を停止することによ
り、ターンオフすることにある。具体的には、第１ベー
ス層，第２エミッタ層をそれぞれドレイン，ソースとし
て、第２ベース層表面の一部をチャネル領域としてこの
上にゲート絶縁膜を介して第１ゲード電極を設けたMOS
トランジスタが構成され、且つ第２ベース層に直接接触
する第２ゲート電極が設けられたMOS−GTO構造とし、こ
れをターンオフ駆動するに当たって、第１ゲート電極に
よりMOSトランジスタをオンにした状態で第２ゲート電
極に第２ベース層と第２エミッタ層間を逆バイアスする
オフパルスを印加し、所定時間後MOSトランジスタをオ
フにすることを特徴とする。[Structure of the Invention] (Means for Solving the Problems) The gist of the present invention is a first emitter layer of a first conductivity type and a second emitter layer.
When turning off a thyristor having a thyristor structure including a first base layer of a conductivity type, a second base layer of a first conductivity type, and a second emitter layer of a second conductivity type, the thyristor is turned from the second emitter layer to the first base layer. Injecting the second carrier having the same polarity as the first carrier from the second emitter layer into the second base layer while being injected by the first carrier MOS channel having the same polarity as the majority carrier in the second emitter layer. By stopping, thyristor operation changes to IGBT operation,
Then, the injection of the first carrier from the second emitter layer into the first base layer is stopped, and the IGBT operation is stopped to turn off. More specifically, a MOS in which a first base layer and a second emitter layer are used as a drain and a source, respectively, a part of the surface of the second base layer is used as a channel region, and a first gate electrode is provided thereon via a gate insulating film.
The transistor has a MOS-GTO structure in which a second gate electrode is provided in direct contact with the second base layer. When the transistor is turned off, the MOS transistor is turned on by the first gate electrode. An off pulse for applying a reverse bias between the second base layer and the second emitter layer is applied to the gate electrode, and the MOS transistor is turned off after a predetermined time.
（作用） この様に本発明では、MOSトランジスタがオンの状態
で先ず第２エミッタ層と第２ベース層間を逆バイアスし
てサイリスタ動作からIGBT動作へ移行させサイリスタ動
作がなくなった段階でMOSトランジスタをオフにすると
いう駆動を行なうことにより、実質的にMOSトランジス
タ（IGBT）でターンオフを行なうことができる。そして
このターンオフ動作時、pnpnサイリスタ動作がなくなっ
てもMOSトランジスタ（IGBT）がオン状態に保たれてそ
のチャネル電流が流れているために、つまり、IGBT動作
によりキャリアが流れているために、素子の電流集中は
防止され、素子全体で同時にチャネルを消滅させること
によって、素子全体を均一にターンオフさせることがで
きる。(Operation) As described above, in the present invention, when the MOS transistor is on, the second emitter layer and the second base layer are reverse-biased to shift from the thyristor operation to the IGBT operation, and the thyristor operation is stopped. By performing the drive of turning off, it is possible to substantially turn off the MOS transistor (IGBT). At the time of the turn-off operation, the MOS transistor (IGBT) is kept on and the channel current flows even if the pnpn thyristor operation stops, that is, the carrier flows by the IGBT operation. Current concentration is prevented and the entire device can be uniformly turned off by simultaneously extinguishing the channel in the entire device.
（実施例） 以下、本発明の実施例を図面を参照して説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は、一実施例のMOSサイリスタの要部構成を示
す図である。p+型の第１エミッタ層Ｉに接してｎ型の第
１ベース層２が形成され、この第１ベース層表面にｐ型
の第２ベース層３、n+型の第２エミッタ層４が順次形成
されたpnpn構造を有する。第１ベース層２はこの実施例
では、高濃度のｎ型バッファ層と低濃度のn-型層22とか
らなる。第１エミッタ層１にはアノード電極（第１の主
電極）９が、第２エミッタ層４にはカソード電極（第２
の主電極）がそれぞれ形成されている。第２エミッタ層
４と第１ベース層２に挟まれた領域の第２ベース層３表
面部には、ここをチャルネル領域10とし、この上にゲー
ト絶縁膜５を介して第１ゲート電極６（G1）が形成さ
れ、第２エミッタ層4,第１ベース層２をそれぞれソー
ス，ドレインとしてMOSトランジスタが構成されてい
る。第２ベース層３には、直接接触する第２ゲート電極
８（G2）が形成されている。第２ベース層３の表面濃度
は、チャネル領域10として用いられることを考慮して、
例えば1016〜1017/cm3程度に設定される。FIG. 1 is a diagram showing a main configuration of a MOS thyristor of one embodiment. An n-type first base layer 2 is formed in contact with the p + -type first emitter layer I, and a p-type second base layer 3 and an n + -type second emitter layer 4 are formed on the surface of the first base layer. It has a pnpn structure formed sequentially. In the first base layer 2 this embodiment, the high-concentration n-type buffer layer and the low concentration of the n - -type layer 2 2. The first emitter layer 1 has an anode electrode (first main electrode) 9, and the second emitter layer 4 has a cathode electrode (second main electrode) 9.
Main electrodes) are formed. In the surface portion of the second base layer 3 in the region between the second emitter layer 4 and the first base layer 2, a channel region 10 is formed, and a first gate electrode 6 ( G 1 ) is formed, and a MOS transistor is configured using the second emitter layer 4 and the first base layer 2 as a source and a drain, respectively. On the second base layer 3, a second gate electrode 8 (G 2 ) that is in direct contact is formed. Considering that the surface concentration of the second base layer 3 is used as the channel region 10,
For example, it is set to about 10 16 to 10 17 / cm 3 .
このように構成されたMOS−GTOのターンオン駆動は、
第１ゲート電極６にMOSトランジスタがオンになる電圧
を印加することにより行われる。ターンオフ動作は、第
２図に示すようなタイミングで行われる。即ち第１のゲ
ート電極６には、MOSトランジスタを十分にオン状態に
保つ正電圧例えば、15V程度の電圧を印加しておき、時
刻t1で第２ゲート電極８に、カソード電極７に対して逆
バイアスとなるオフパルスを印加する。そして所定時間
後の、第２ゲート電極８の電圧の絶対値が第１ゲート電
極６のそれより小さい時刻t2に第１ゲート電極６の電圧
を零にする。The turn-on drive of the MOS-GTO thus configured is as follows.
This is performed by applying a voltage to the first gate electrode 6 to turn on the MOS transistor. The turn-off operation is performed at a timing as shown in FIG. That is, a positive voltage, for example, a voltage of about 15 V that keeps the MOS transistor sufficiently ON is applied to the first gate electrode 6, and the second gate electrode 8 and the cathode electrode 7 are applied to the second gate electrode 8 at time t 1 . An off pulse serving as a reverse bias is applied. And after a predetermined time, the absolute value of the voltage of the second gate electrode 8 is made zero voltage of the first gate electrode 6 in a small time t 2 than that of the first gate electrode 6.
このターンオフ動作のメカニズムを少し詳しく説明す
る。このMOS−GTOがサイリスタ動作している状態では、
第２エミッタ層４からの電子電流は、MOSトランジスタ
のチャネル領域10を通って第１ベース層２へ抜ける成分
と、pnを通って直接第２ベース層３へ注入される成分と
がある。この状態で第２ベース層３と第２エミッタ層４
のpn接合に逆バイアスを与えると、第２エミッタ層４か
ら第２ベース層３への電子注入はなくなり、電子はチャ
ネル領域10のみを通って第１ベース層２へ流れることに
なる。第１ベース層２へ入った電子が第１エミッタ層１
へ抜ける時、正孔が第１エミッタ層１から第１ベース層
２へ注入され、この正孔は第２ゲート電極８に抜ける
（IGBT動作）。この状態ではpnpnのサイリスタ動作はな
くなるので、素子のオン電圧は少し増大する。このよう
にオン電圧が少し増大した状態で第１ゲート電極６に印
加していた電圧を零またはそれ以下にしてチャネルを消
滅させると、第２エミッタ層４からの第１ベース層２へ
の電子注入は完全になくなり、素子はオフする。The mechanism of this turn-off operation will be described in some detail. When this MOS-GTO is operating as a thyristor,
The electron current from the second emitter layer 4 has a component that passes through the channel region 10 of the MOS transistor to the first base layer 2 and a component that is directly injected into the second base layer 3 through pn. In this state, the second base layer 3 and the second emitter layer 4
When a reverse bias is applied to the pn junction, the electron injection from the second emitter layer 4 to the second base layer 3 stops, and the electrons flow to the first base layer 2 only through the channel region 10. The electrons that have entered the first base layer 2 are the first emitter layer 1
When holes escape, holes are injected from the first emitter layer 1 into the first base layer 2, and the holes escape into the second gate electrode 8 (IGBT operation). In this state, since the thyristor operation of pnpn is stopped, the on-voltage of the element slightly increases. When the voltage applied to the first gate electrode 6 is reduced to zero or less and the channel is extinguished in the state where the on-voltage is slightly increased, electrons from the second emitter layer 4 to the first base layer 2 are reduced. The injection is completely gone and the device is turned off.
こうしてこの実施例では、ターンオフ時、第２ゲート
電極により第２エミッタ層と第２ベース層間を逆バイア
スしてサイリスタ動作が終了した後も、MOSトランジス
タにより素子全体で均一な電流を流した状態とする。そ
してこの後MOSトランジスタをオフにすることにより、
ターンオフ時の電流集中を防止して素子全体を均一にタ
ーンオフさせることができる。従ってこの実施例によれ
ば、大電流のターンオフが可能になる。Thus, in this embodiment, at the time of turn-off, even after the second emitter layer and the second base layer are reverse-biased by the second gate electrode to complete the thyristor operation, a uniform current flows through the entire device by the MOS transistor. I do. Then, by turning off the MOS transistor,
Current concentration at the time of turn-off can be prevented, and the entire device can be uniformly turned off. Therefore, according to this embodiment, it is possible to turn off a large current.
上記実施例では、MOSトランジスタのオフ駆動をそのM
OSトランジスタの第１ゲート電極６に印加されていた電
圧を零または負とすることにより行なったが、第２ゲー
ト電極８のみでこのMOSトランジスタのオフ駆動を行な
うことができる。In the above embodiment, the off drive of the MOS transistor
This is performed by setting the voltage applied to the first gate electrode 6 of the OS transistor to zero or negative, but the MOS transistor can be turned off only by the second gate electrode 8.
第３図はその様な実施例のターンオフ動作を示すタイ
ミング図である。この実施例では、まず時刻t1で第２ゲ
ート電極８にオフパルスを印加する。これは先の実施例
と同じである。そしてサイリスタ動作がなくなり、第２
ゲート電極８の電圧の絶対値が第１ゲート電極６のそれ
より大きいかまたはこれに近い値になった時刻t2以後に
第１ゲート電極６の電圧を零または負にする。これによ
り、第１ゲート電極６の電圧を零に落とすことなく、チ
ャネル領域10の反転層を実質的に消滅させ、MOSトラン
ジスタをオフにできる。これは、基板バイアスの効果を
利用したものである。即ちpnpnサイリスタが動作しない
状態になって、第２ゲート電極８の電圧の絶対値を増大
させ、第１のゲート電極６のそれより大きくすると、い
わゆる基板バイアス効果によりMOSトランジシスタのし
きい値電圧が増大し、第１ゲート電極６の電圧を下げる
ことなく、実質的にチャネルを消失させることができ
る。第１ゲート電極６の電圧はその後適当な時刻に零に
すればよい。FIG. 3 is a timing chart showing the turn-off operation of such an embodiment. In this embodiment, at first, the time t 1 to the second gate electrode 8 is applied off pulse. This is the same as the previous embodiment. And the thyristor operation disappears and the second
The absolute value of the voltage of the gate electrode 8 is a voltage zero or negative the first gate electrode 6 to the time t 2 after it becomes greater than or close thereto than that of the first gate electrode 6. Thus, the inversion layer in the channel region 10 can be substantially extinguished and the MOS transistor can be turned off without reducing the voltage of the first gate electrode 6 to zero. This utilizes the effect of the substrate bias. That is, when the pnpn thyristor does not operate and the absolute value of the voltage of the second gate electrode 8 is increased to be larger than that of the first gate electrode 6, the threshold voltage of the MOS transistor is increased due to the so-called substrate bias effect. And the channel can be substantially eliminated without lowering the voltage of the first gate electrode 6. The voltage of the first gate electrode 6 may be reduced to zero at an appropriate time thereafter.
この実施例によっも先の実施例と同様の効果が得られ
る。According to this embodiment, the same effect as that of the previous embodiment can be obtained.
上記実施例では、MOSトランジスタがＥタイプの場合
を説明した。本発明は、第４図に示すようにMOSトラン
ジスタが、そのチャネル領域10がゲート電圧零で反転し
ているＤタイプ（ノーマリオン）の構造である場合にも
適用できる。Ｄタイプであってもゲート電圧により任意
にオン，オフ制御できることはＥタイプと異なるところ
がないからである。In the above embodiment, the case where the MOS transistor is of the E type has been described. The present invention can be applied to a case where the MOS transistor has a D-type (normally-on) structure in which the channel region 10 is inverted at a gate voltage of zero as shown in FIG. This is because there is no difference from the E type that the D type can be arbitrarily turned on and off by the gate voltage.
［発明の効果］ 以上述べたように本発明によれば、MOS−GTOのターン
オフ駆動を、第１ゲート電極によりMOSトランジスタを
オンに保った状態で、第２ベース層に直接接触する第２
ゲート電極により第２エミッタ層と第２ベース層間に逆
バイアスを与え、その後MOSトランジスタをオフにする
ことにより、大電流のターンオフが可能になる。[Effects of the Invention] As described above, according to the present invention, the turn-off driving of the MOS-GTO is performed while the MOS transistor is kept on by the first gate electrode, and the second base layer which is in direct contact with the second base layer.
By applying a reverse bias between the second emitter layer and the second base layer by the gate electrode and then turning off the MOS transistor, a large current can be turned off.
第１図は本発明の一実施例のサイリスタの要部構成を示
す図、第２図はそのサイリスタのターンオフ動作を説明
するための波形図、第３図は他の実施例のターンオフ動
作を説明するための波形図、第４図は更に他の実施例の
MOS−GTOを示す図である。 １……p+型第１エミッタ層、２……ｎ型第１ベース層、
３……ｐ型第２ベース層、４……n+型第２エミッタ層、
５……ゲート絶縁膜、６……第１ゲート電極、７……カ
ソード電極（第２の主電極）、８……第２ゲート電極、
９……アノード電極（第１の主電極）、10……チャネル
領域。FIG. 1 is a diagram showing a configuration of a main part of a thyristor according to one embodiment of the present invention, FIG. 2 is a waveform diagram for explaining a turn-off operation of the thyristor, and FIG. 3 is a diagram explaining a turn-off operation of another embodiment. FIG. 4 is a waveform diagram showing another embodiment.
It is a figure showing MOS-GTO. 1... P + -type first emitter layer, 2... N-type first base layer,
3... P-type second base layer, 4... N + -type second emitter layer,
5 ... gate insulating film, 6 ... first gate electrode, 7 ... cathode electrode (second main electrode), 8 ... second gate electrode,
9: Anode electrode (first main electrode), 10: Channel region.
Claims (5)
導電型の第１ベース層を有し、この第１ベース層表面部
に第１導電型の第２ベース層および第２導電型の第２エ
ミッタ層が形成され、前記第１エミッタ層に第１の主電
極、第２エミッタ層に第２の主電極がそれぞれ形成され
たサイリスタをターンオフ駆動するに際し、前記第２エ
ミッタ層から前記第１ベース層に前記第２エミッタ層の
多数キャリアと同極性の第１のキャリアがMOSチャネル
によって注入された状態で、前記第２エミッタ層から前
記第２ベース層への前記第１のキャリアと同極性の第２
のキャリアの注入を停止させ、次いで前記第２エミッタ
層から前記第１ベース層への前記第１のキャリアの注入
を停止させることを特徴とするサイリスタの駆動方法。A first conductive type first emitter layer in contact with a first conductive type first emitter layer;
A first base layer of a conductivity type, a second base layer of a first conductivity type and a second emitter layer of a second conductivity type are formed on a surface portion of the first base layer, and a first emitter layer is formed on the first emitter layer; When the thyristor having the second main electrode formed on each of the main electrode and the second emitter layer is turned off, the thyristor having the same polarity as the majority carrier of the second emitter layer is transferred from the second emitter layer to the first base layer. With the first carrier injected by the MOS channel, a second carrier having the same polarity as the first carrier from the second emitter layer to the second base layer.
Stopping the injection of the carriers, and then stopping the injection of the first carriers from the second emitter layer to the first base layer.
導電型の第１ベース層を有し、この第１ベース層表面部
に第１導電型の第２ベース層および第２導電型の第２エ
ミッタ層が形成され、前記第１エミッタ層に第１の主電
極、第２エミッタ層に第２の主電極がそれぞれ形成さ
れ、前記第１ベース層、第２エミッタ層をそれぞれドレ
イン、ソースとし、第２ベース層表面の一部をチャネル
領域としてこの上にゲート絶縁膜を介して第１ゲート電
極が形成されてMOSトランジスタが構成され、前記第２
ベース層に直接接触する第２ゲート電極が形成されたサ
イリスタをターンオフ駆動するに際し、前記MOSトラン
ジスタがオンの状態で前記第２ゲート電極に前記第２エ
ミッタ層と第２ベース層間を逆バイアスするオフパルス
を印加し、所定時間後に前記MOSトランジスタをオフに
することを特徴とするサイリスタの駆動方法。2. A second emitter in contact with a first emitter layer of a first conductivity type.
A first base layer of a conductivity type, a second base layer of a first conductivity type and a second emitter layer of a second conductivity type are formed on a surface portion of the first base layer, and a first emitter layer is formed on the first emitter layer; A second main electrode is formed on the main electrode and the second emitter layer, respectively, and the first base layer and the second emitter layer are used as a drain and a source, respectively, and a part of the surface of the second base layer is used as a channel region. A first gate electrode is formed via a gate insulating film to form a MOS transistor;
When turning off the thyristor having the second gate electrode formed in direct contact with the base layer, an off pulse for reversely biasing the second emitter layer and the second base layer to the second gate electrode while the MOS transistor is on. And turning off the MOS transistor after a predetermined time.
第１ゲート電極に印加されていたオンパルスを除去する
ことにより行われる特許請求の範囲第２項記載のサイリ
スタの駆動方法。3. The thyristor driving method according to claim 2, wherein the off driving of the MOS transistor is performed by removing an on pulse applied to the first gate electrode.
第２ゲート電極にオフパルスを印加することにより第２
エミッタ層から第２ベース層へのキャリア注入をなくし
た後、第２ゲート電極の電圧の絶対値を第１ゲート電極
のそれより大きくすることにより行われる特許請求の範
囲第２項記載のサイリスタの駆動方法。4. The off driving of the MOS transistor is performed by applying an off pulse to the second gate electrode.
3. The thyristor according to claim 2, wherein after the carrier injection from the emitter layer to the second base layer is eliminated, the absolute value of the voltage of the second gate electrode is made larger than that of the first gate electrode. Drive method.
１エミッタ層側に高濃度バッファ層を有する特許請求の
範囲第２項記載のサイリスタの駆動方法。5. The thyristor driving method according to claim 2, wherein said first base layer of said thyristor has a high-concentration buffer layer on said first emitter layer side.
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| US07/371,275 US4994696A (en) | 1987-02-26 | 1989-06-26 | Turn-on/off driving technique for insulated gate thyristor |
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1987
- 1987-12-28 JP JP62330064A patent/JP2590168B2/en not_active Expired - Fee Related
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