JP2612375B2 - ソフトウェアスイッチ - Google Patents
ソフトウェアスイッチInfo
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- JP2612375B2 JP2612375B2 JP2245420A JP24542090A JP2612375B2 JP 2612375 B2 JP2612375 B2 JP 2612375B2 JP 2245420 A JP2245420 A JP 2245420A JP 24542090 A JP24542090 A JP 24542090A JP 2612375 B2 JP2612375 B2 JP 2612375B2
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- 230000007257 malfunction Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ソフトウェアスイッチに関する。
［従来の技術］ 例えば、印字装置の駆動制御ユニットは、CPU,ROM,RA
M等を含むコンピュータから形成され、主に電気的容量
の点からソフトウェアスイッチを介して周辺機器等の起
動・停止や切替を行なっている。
M等を含むコンピュータから形成され、主に電気的容量
の点からソフトウェアスイッチを介して周辺機器等の起
動・停止や切替を行なっている。
すなわち、第６図に示すようにコンピュータ１はアド
レスバス5,データバス６で接続されたCPU2,ROM3,RAM4か
らなり、ソフトウェアスイッチ10を介して周辺機器100
を起動等する。
レスバス5,データバス６で接続されたCPU2,ROM3,RAM4か
らなり、ソフトウェアスイッチ10を介して周辺機器100
を起動等する。
ここに、従来のソフトウェアスイッチ10は、アドレス
方式とされ、CPU2が特定アドレスをアクセスした場合に
動作するものと構成されている。第６図の場合、CPU2か
ら書込み入力されたアドレスが特定アドレスである場合
にアドレスデコード信号Sd（ON信号Sdn,OFF信号Sdf）を
発っするアドレスデコーダ11′と、アドレスデコード信
号Sdでドライブ素子41を介して電磁リレーなるスイッチ
51をON−OFFさせるスイッチ回路（フリップ・フロッ
プ）21′とから構成されている。
方式とされ、CPU2が特定アドレスをアクセスした場合に
動作するものと構成されている。第６図の場合、CPU2か
ら書込み入力されたアドレスが特定アドレスである場合
にアドレスデコード信号Sd（ON信号Sdn,OFF信号Sdf）を
発っするアドレスデコーダ11′と、アドレスデコード信
号Sdでドライブ素子41を介して電磁リレーなるスイッチ
51をON−OFFさせるスイッチ回路（フリップ・フロッ
プ）21′とから構成されている。
したがって、コンピュータ１内に周辺機器100を起動
・停止させるための特定アドレスを適時に出力するプロ
グラムを格納させておけば、ソフトウェアスイッチ10が
当該周辺機器100を適時に起動・停止させることができ
る。
・停止させるための特定アドレスを適時に出力するプロ
グラムを格納させておけば、ソフトウェアスイッチ10が
当該周辺機器100を適時に起動・停止させることができ
る。
［発明が解決しようとする課題］ ところで、上記印字装置等の場合、多機能化，小形軽
量化が益々要請され内部環境及び使用態様や設置場所の
外部環境が一段と厳しくなっていることから、外来ノイ
ズ等の影響によりCPU2が暴走する虞れが増している。
量化が益々要請され内部環境及び使用態様や設置場所の
外部環境が一段と厳しくなっていることから、外来ノイ
ズ等の影響によりCPU2が暴走する虞れが増している。
すなわち、CPU2が暴走すると、特定アドレスを何回も
書込み、読取りするなどのアクセスミスを生じたり、特
定アドレスを含む所定領域内のアドレス群を飛越えたり
する現象が起こるので、ソフトウェアスイッチ10を何度
も誤動作させ、一連の円滑運転が妨げられるばかりか、
周辺機器100を焼損させてしまう等の問題が生ずる。
書込み、読取りするなどのアクセスミスを生じたり、特
定アドレスを含む所定領域内のアドレス群を飛越えたり
する現象が起こるので、ソフトウェアスイッチ10を何度
も誤動作させ、一連の円滑運転が妨げられるばかりか、
周辺機器100を焼損させてしまう等の問題が生ずる。
つまり、アドレスバス５が８ビットであれば、CPU2が
暴走した場合、1/256の確率でソフトウェアスイッチ10
が誤動作する問題が内在している。
暴走した場合、1/256の確率でソフトウェアスイッチ10
が誤動作する問題が内在している。
本発明の目的は、CPUの暴走が生じたとしてもスイッ
チ誤動作を防止できるソフトウェアスイッチを提供する
ことにある。
チ誤動作を防止できるソフトウェアスイッチを提供する
ことにある。
［課題を解決するための手段］ 請求項第１項記載の発明は、CPUから互いに異なる２
以上の特定アドレスが入力された場合にアドレスデコー
ド信号を出力するアドレスデコーダと、このアドレスデ
コード信号に基づいてスイッチをONさせるスイッチ回路
とからなる。
以上の特定アドレスが入力された場合にアドレスデコー
ド信号を出力するアドレスデコーダと、このアドレスデ
コード信号に基づいてスイッチをONさせるスイッチ回路
とからなる。
また、請求項第２項記載の発明は、CPUから互いに異
なる２以上の特定データが入力された場合にデータデコ
ード信号を出力するデータデコーダと、このデータデコ
ード信号に基づいてスイッチをONさせるスイッチ回路と
からなる。
なる２以上の特定データが入力された場合にデータデコ
ード信号を出力するデータデコーダと、このデータデコ
ード信号に基づいてスイッチをONさせるスイッチ回路と
からなる。
また、請求項第３項記載の発明は、CPUから入力され
たアドレスが特定アドレスである場合にアドレスデコー
ド信号を出力するアドレスデコーダと、CPUから入力さ
れたデータが特定データである場合にデータデコード信
号を出力するデータデコーダと、アドレスデコード信号
とデータデコード信号とが入力されたときにスイッチを
ONさせるスイッチ回路とからなる。
たアドレスが特定アドレスである場合にアドレスデコー
ド信号を出力するアドレスデコーダと、CPUから入力さ
れたデータが特定データである場合にデータデコード信
号を出力するデータデコーダと、アドレスデコード信号
とデータデコード信号とが入力されたときにスイッチを
ONさせるスイッチ回路とからなる。
さらに、請求項第４項記載の発明は、CPUから特定ア
ドレスが入力された場合にアドレスデコード信号を出力
するアドレスデコーダと、アドレスデコード信号が特定
する同一アドレスにCPUから互いに異なる複数のデータ
が所定の順序で入力された場合にスイッチをONさせるス
イッチ回路とからなる。
ドレスが入力された場合にアドレスデコード信号を出力
するアドレスデコーダと、アドレスデコード信号が特定
する同一アドレスにCPUから互いに異なる複数のデータ
が所定の順序で入力された場合にスイッチをONさせるス
イッチ回路とからなる。
さらにまた、請求項第５項記載の発明は、CPUから互
いに異なる複数の特定アドレスが所定の順序で入力され
た場合に複数のアドレスデコード信号を所定の順序で出
力するアドレスデコーダと、各アドレスデコード信号に
相当する各特定アドレスごとに、CPUから所定の順序で
出力された互いに異なる各特定データが入力された場合
にスイッチをONさせるスイッチ回路とからなる。
いに異なる複数の特定アドレスが所定の順序で入力され
た場合に複数のアドレスデコード信号を所定の順序で出
力するアドレスデコーダと、各アドレスデコード信号に
相当する各特定アドレスごとに、CPUから所定の順序で
出力された互いに異なる各特定データが入力された場合
にスイッチをONさせるスイッチ回路とからなる。
［作 用］ 請求項第１項記載の発明では、アドレスデコーダはCP
Uから異なる２以上の特定アドレスが入力されたときに
のみアドレスデコード信号を出力する。すると、スイッ
チ回路がスイッチをON（OFF）する。したがって、CPUが
暴走しランダム的にアドレスが入力された場合には、ア
ドレスデコード信号が出力されないので、スイッチ誤動
作を防止できる。
Uから異なる２以上の特定アドレスが入力されたときに
のみアドレスデコード信号を出力する。すると、スイッ
チ回路がスイッチをON（OFF）する。したがって、CPUが
暴走しランダム的にアドレスが入力された場合には、ア
ドレスデコード信号が出力されないので、スイッチ誤動
作を防止できる。
また、請求項第２項記載の発明では、データデコーダ
はCPUから異なる２以上の特定データが入力されたとき
にのみデータデコード信号を出力する。すると、スイッ
チ回路がスイッチをON（OFF）する。したがって、CPUが
暴走しランダム的にデータが入力された場合には、デー
タデコード信号が出力されることがないので、スイッチ
誤動作を防止できる。
はCPUから異なる２以上の特定データが入力されたとき
にのみデータデコード信号を出力する。すると、スイッ
チ回路がスイッチをON（OFF）する。したがって、CPUが
暴走しランダム的にデータが入力された場合には、デー
タデコード信号が出力されることがないので、スイッチ
誤動作を防止できる。
また、請求項第３項記載の発明では、アドレスデコー
ダはCPUから特定アドレスが入力された場合にのみアド
レスデコード信号を出力し、データデコーダはCPUから
特定データが入力された場合にのみデータデコード信号
を出力する。すると、スイッチ回路はCPUから特定アド
レスにおいて特定データが入力されたときつまり予め決
めた特定データを特定の番地に書込みしたときのみに、
スイッチをON−OFFさせる。したがって、特定のアドレ
スとデータとが同時的に入力されない限りスイッチがON
されることはなく、CPUの暴走による誤動作を防止でき
る。
ダはCPUから特定アドレスが入力された場合にのみアド
レスデコード信号を出力し、データデコーダはCPUから
特定データが入力された場合にのみデータデコード信号
を出力する。すると、スイッチ回路はCPUから特定アド
レスにおいて特定データが入力されたときつまり予め決
めた特定データを特定の番地に書込みしたときのみに、
スイッチをON−OFFさせる。したがって、特定のアドレ
スとデータとが同時的に入力されない限りスイッチがON
されることはなく、CPUの暴走による誤動作を防止でき
る。
さらに、請求項第４項記載の発明では、アドレスデコ
ーダから出力されたアドレスデコード信号があるとき
に、CPUから互いに異なる複数のデータが所定の順序で
入力された場合つまり予め決めた複数の異なる特定デー
タを予め決めた順序で同一の特定アドレスに書込み入力
した場合に限り、スイッチ回路はスイッチをONさせる。
したがって、一段と完全にCPUの暴走によるスイッチ誤
動作を防止できる。
ーダから出力されたアドレスデコード信号があるとき
に、CPUから互いに異なる複数のデータが所定の順序で
入力された場合つまり予め決めた複数の異なる特定デー
タを予め決めた順序で同一の特定アドレスに書込み入力
した場合に限り、スイッチ回路はスイッチをONさせる。
したがって、一段と完全にCPUの暴走によるスイッチ誤
動作を防止できる。
さらにまた、請求項第５項記載の発明では、スイッチ
回路は所定の順序でアドレスデコーダから入力された各
アドレスデコード信号に対応してCPUから所定の順序で
互いに異なる対応特定データが入力された場合、つまり
予め決めた複数の異なる特定データを異なる特定アドレ
スに予め決めた順序で書込み入力された場合に限りスイ
ッチをONさせるので、CPUの暴走によるスイッチ誤動作
を一層完璧に防止できる。
回路は所定の順序でアドレスデコーダから入力された各
アドレスデコード信号に対応してCPUから所定の順序で
互いに異なる対応特定データが入力された場合、つまり
予め決めた複数の異なる特定データを異なる特定アドレ
スに予め決めた順序で書込み入力された場合に限りスイ
ッチをONさせるので、CPUの暴走によるスイッチ誤動作
を一層完璧に防止できる。
［実施例］ 本発明の実施例を図面を参照して説明する。
（第１実施例） 第１図において、ソフトウェアスイッチ10は、アドレ
スデコーダ11とスイッチ回路21とドライブ素子41と電磁
リレーからなるスイッチ51とから構成され、複数（この
実施例では２つ）の相異なる特定アドレスがシリーズ
的,1組的にアクセスつまり書込み入力された場合にのみ
アドレスデコード信号Saを出力してスイッチ51をON−OF
Fするように形成されている。
スデコーダ11とスイッチ回路21とドライブ素子41と電磁
リレーからなるスイッチ51とから構成され、複数（この
実施例では２つ）の相異なる特定アドレスがシリーズ
的,1組的にアクセスつまり書込み入力された場合にのみ
アドレスデコード信号Saを出力してスイッチ51をON−OF
Fするように形成されている。
すなわち、アドレスデコーダ11は、アドレスバス５を
介してCPU2から第１の特定アドレスが書込み入力された
場合に第１アドレスデコード信号Sa1nを、第２の特定ア
ドレスが書込み入力された場合に第２の特定アドレスデ
コード信号Sa2nをスイッチ回路21に出力する。このスイ
ッチ回路21は、２つのフリップ・フロップ22,24と負論
理AND回路23とからなり、第１アドレスデコード信号Sa1
nと第２アドレスデコード信号Sa2nがこの順序で入力さ
れた場合に駆動信号Ｓを出力するものとされている。ま
た、アドレスデコーダ11から出力される第３アドレスデ
コード信号Safでフリップ・フロップ24がリセットさ
れ、続いて、これに基づくリセット信号RSTでフリップ
・フロップ22がリセットされるものとされ、駆動信号Ｓ
をOFFする。
介してCPU2から第１の特定アドレスが書込み入力された
場合に第１アドレスデコード信号Sa1nを、第２の特定ア
ドレスが書込み入力された場合に第２の特定アドレスデ
コード信号Sa2nをスイッチ回路21に出力する。このスイ
ッチ回路21は、２つのフリップ・フロップ22,24と負論
理AND回路23とからなり、第１アドレスデコード信号Sa1
nと第２アドレスデコード信号Sa2nがこの順序で入力さ
れた場合に駆動信号Ｓを出力するものとされている。ま
た、アドレスデコーダ11から出力される第３アドレスデ
コード信号Safでフリップ・フロップ24がリセットさ
れ、続いて、これに基づくリセット信号RSTでフリップ
・フロップ22がリセットされるものとされ、駆動信号Ｓ
をOFFする。
そして、駆動信号Ｓでドライブ素子41がON（OFF）さ
れた場合に、スイッチ51がON（OFF）される。
れた場合に、スイッチ51がON（OFF）される。
なお、この実施例では、CPU2,アドレスバス５等は前
出第６図に示す如く印字装置の駆動制御ユニット１を構
成するものとされ、スイッチ51には同じく周辺機器100
が接続されている。
出第６図に示す如く印字装置の駆動制御ユニット１を構
成するものとされ、スイッチ51には同じく周辺機器100
が接続されている。
しかして、この実施例によれば、ソフトウェアスイッ
チ10のアドレスデコーダ11に互いに異なる２つの第1,第
２特定アドレスが入力された場合にのみスイッチ51をON
し、第３の特定アドレスが入力された場合にスイッチ51
をOFFさせる構成であるから、CPU2が暴走して同一また
は複数のランダム的なアドレスが入力された場合には、
スイッチ51をONさせることがなく、誤動作を確率的に防
止することができる。
チ10のアドレスデコーダ11に互いに異なる２つの第1,第
２特定アドレスが入力された場合にのみスイッチ51をON
し、第３の特定アドレスが入力された場合にスイッチ51
をOFFさせる構成であるから、CPU2が暴走して同一また
は複数のランダム的なアドレスが入力された場合には、
スイッチ51をONさせることがなく、誤動作を確率的に防
止することができる。
なお、スイッチ51をONさせる特定アドレスを、２つと
して２つのアドレスデコード信号Sd1n,Sd2nを出力する
ものとしたが、その数は２以上であれば任意に選択して
構築することができる。また、周辺機器100に対しては
焼損等に対しセフティーサイド側であるスイッチ51をOF
Fさせるための特定アドレスについては、１つとして１
つのアドレスデコード信号Sdfを出力するものと構成し
たが、この数も適宜に選択して実施できる。
して２つのアドレスデコード信号Sd1n,Sd2nを出力する
ものとしたが、その数は２以上であれば任意に選択して
構築することができる。また、周辺機器100に対しては
焼損等に対しセフティーサイド側であるスイッチ51をOF
Fさせるための特定アドレスについては、１つとして１
つのアドレスデコード信号Sdfを出力するものと構成し
たが、この数も適宜に選択して実施できる。
（第２実施例） 第２実施例は第２図に示される。
この実施例では、第１実施例が２以上の特定アドレス
でスイッチ51をONするものとされていたのに対して、互
いに異なる複数（この実施例では２つ）の特定データで
スイッチ51をONし、１つの特定データでOFFするものと
構成されている。
でスイッチ51をONするものとされていたのに対して、互
いに異なる複数（この実施例では２つ）の特定データで
スイッチ51をONし、１つの特定データでOFFするものと
構成されている。
したがって、データデコーダ12は、スイッチ51をONさ
せる２つのデータデコード信号Sd1n,Sd2nと、OFFさせる
１つのデータデコード信号Sdfをスイッチ回路21に出力
するものとされている。他の構成，作用効果は第１実施
例から容易に推考できるので詳細説明は割愛する。
せる２つのデータデコード信号Sd1n,Sd2nと、OFFさせる
１つのデータデコード信号Sdfをスイッチ回路21に出力
するものとされている。他の構成，作用効果は第１実施
例から容易に推考できるので詳細説明は割愛する。
（第３実施例） この実施例は第３図に示される如く、CPU2から書込み
入力されたアドレスが特定アドレスである場合にアドレ
スデコード信号Saaを出力するアドレスデコーダ11Aと、
書込み入力されたデータが特定データである場合にデー
タデコード信号Sdaを出力するデータデコーダ12Aと、両
信号Saa,Sdaが入力された場合に駆動信号Ｓを出力するN
ANDゲートからなるスイッチ回路21Aを含み、ソフトウェ
アスイッチ10を構成している。なお、第３図ではドライ
ブ素子41とスイッチ51とを図示省略している。
入力されたアドレスが特定アドレスである場合にアドレ
スデコード信号Saaを出力するアドレスデコーダ11Aと、
書込み入力されたデータが特定データである場合にデー
タデコード信号Sdaを出力するデータデコーダ12Aと、両
信号Saa,Sdaが入力された場合に駆動信号Ｓを出力するN
ANDゲートからなるスイッチ回路21Aを含み、ソフトウェ
アスイッチ10を構成している。なお、第３図ではドライ
ブ素子41とスイッチ51とを図示省略している。
すなわち、特定アドレスにおいて特定データが書込み
入力された場合に限り駆動信号Ｓを出力し、スイッチ51
をONさせるように構成されている。したがって、CPU2の
暴走によりアドレスおよびデータの少なくとも一方が正
常でなくなるとスイッチ51はONされないから、一層確実
にスイツチ誤動作を防止できる。
入力された場合に限り駆動信号Ｓを出力し、スイッチ51
をONさせるように構成されている。したがって、CPU2の
暴走によりアドレスおよびデータの少なくとも一方が正
常でなくなるとスイッチ51はONされないから、一層確実
にスイツチ誤動作を防止できる。
（第４実施例） この第４実施例は、第４図に示す如く、１つのアドレ
スデコーダ11Aとスイッチ回路31とから構成され、１つ
の特定アドレスに互いに異なる複数のデータが所定順序
で入力された場合に、駆動信号Ｓを出力するものと形成
されている。
スデコーダ11Aとスイッチ回路31とから構成され、１つ
の特定アドレスに互いに異なる複数のデータが所定順序
で入力された場合に、駆動信号Ｓを出力するものと形成
されている。
11Aはアドレスデコーダで、CPU2から特定のアドレス
が書込み入力された場合に、アドレスデコード信号Saa
をスイッチ回路31に出力する。
が書込み入力された場合に、アドレスデコード信号Saa
をスイッチ回路31に出力する。
このスイッチ回路31は、データバス6,33B,33C,33Dで
接続された、３つのデータラッチ回路32B,32C,32Dと４
つのデータデコーダ12A〜12DとNANDゲート34とから形成
されている。
接続された、３つのデータラッチ回路32B,32C,32Dと４
つのデータデコーダ12A〜12DとNANDゲート34とから形成
されている。
アドレスデコード信号Saaは、各データラッチ回路32B
〜32Dに共通のラッチトリガ信号となり、データラッチ
回路32B〜32Dは３段のシフトレジスタを構成する。
〜32Dに共通のラッチトリガ信号となり、データラッチ
回路32B〜32Dは３段のシフトレジスタを構成する。
したがって、４つのデータを書込み入力すると、各デ
ータは順次シフトされ、第１番目のデータはデータラッ
チ回路32Dにラッチされかつデータデコーダ12Dに入力さ
れる。第２番目のデータはデータラッチ回路32Cにラッ
チされかつデータデコーダ12Cに入力される。第３番目
のデータはデータラッチ回路32Bにラッチされかつデー
タデコーダ12Bに入力される。また、第４番目の特定デ
ータはデータデコーダ12Aに入力される。
ータは順次シフトされ、第１番目のデータはデータラッ
チ回路32Dにラッチされかつデータデコーダ12Dに入力さ
れる。第２番目のデータはデータラッチ回路32Cにラッ
チされかつデータデコーダ12Cに入力される。第３番目
のデータはデータラッチ回路32Bにラッチされかつデー
タデコーダ12Bに入力される。また、第４番目の特定デ
ータはデータデコーダ12Aに入力される。
そして、第１〜第４番目の各データがそれぞれに決め
られた特定データであると、各データデコーダ12A〜12D
からデータデコード信号Sda〜SddがNANDゲート34に入力
される。また、NANDゲート34には、データデコード信号
Sdaと対応するアドレスデコード信号Saaが入力される。
られた特定データであると、各データデコーダ12A〜12D
からデータデコード信号Sda〜SddがNANDゲート34に入力
される。また、NANDゲート34には、データデコード信号
Sdaと対応するアドレスデコード信号Saaが入力される。
したがって、予め決められた互いに異なる４つ（複
数）の特定データを、予め決められた順番で特定アドレ
スに書込み入力された場合に限り、NANDゲート34から駆
動信号Ｓが出力される。
数）の特定データを、予め決められた順番で特定アドレ
スに書込み入力された場合に限り、NANDゲート34から駆
動信号Ｓが出力される。
よって、CPU2の暴走によるスイッチ51の誤動作を完全
に防止できる。
に防止できる。
（第５実施例） この実施例は、第５図に示される。
このソフトウェアスイッチ10は、ライトストローブ信
号RSで書込み入力された４つ（複数）のアドレスが特定
アドレスであり、かつ所定の順序で入力された場合にア
ドレスデコード信号Sa1〜Sa4を出力するデータデコーダ
11Bと、スイッチ回路31Aとから構成され、予め決められ
た４つ（複数）の互いに異なるデータが、互いに異なる
４つの特定アドレスに予め決められた順番で書込み入力
された場合にのみ、駆動信号Ｓを出力するものと形成さ
れている。
号RSで書込み入力された４つ（複数）のアドレスが特定
アドレスであり、かつ所定の順序で入力された場合にア
ドレスデコード信号Sa1〜Sa4を出力するデータデコーダ
11Bと、スイッチ回路31Aとから構成され、予め決められ
た４つ（複数）の互いに異なるデータが、互いに異なる
４つの特定アドレスに予め決められた順番で書込み入力
された場合にのみ、駆動信号Ｓを出力するものと形成さ
れている。
このためにスイッチ回路31Aを、データバス６に接続
された３つのデータラッチ回路35A,35B,35Cと、各デー
タラッチ回路35A〜35Cにバス38A〜38Cで接続されかつ各
入力データがそれぞれに異なる特定データである場合に
各データデコード信号Sda〜Sdcを出力するデータデコー
ダ12A〜12Cおよびバス６に接続され入力データが他と異
なる特定データである場合にデータデコード信号Sddを
出力するデータデコーダ12Dと、アドレスデコード信号S
a2（Sa3）とデータデコード信号Sda（Sdb）とが入力さ
れた場合にデータラッチ信号La（Lb）を出力する負論理
ANDゲート36A,36Bと、データデコード信号Sdcとともに
アドレスデコード信号Sa4およびデータデコード信号Sdd
とが入力された場合に駆動信号Ｓを出力するNANDゲート
34Aと、駆動信号Ｓを遅延してデータラッチ回路35A〜35
Cにラッチクリア信号Lcrを出力する信号遅延回路37とか
ら構成している。
された３つのデータラッチ回路35A,35B,35Cと、各デー
タラッチ回路35A〜35Cにバス38A〜38Cで接続されかつ各
入力データがそれぞれに異なる特定データである場合に
各データデコード信号Sda〜Sdcを出力するデータデコー
ダ12A〜12Cおよびバス６に接続され入力データが他と異
なる特定データである場合にデータデコード信号Sddを
出力するデータデコーダ12Dと、アドレスデコード信号S
a2（Sa3）とデータデコード信号Sda（Sdb）とが入力さ
れた場合にデータラッチ信号La（Lb）を出力する負論理
ANDゲート36A,36Bと、データデコード信号Sdcとともに
アドレスデコード信号Sa4およびデータデコード信号Sdd
とが入力された場合に駆動信号Ｓを出力するNANDゲート
34Aと、駆動信号Ｓを遅延してデータラッチ回路35A〜35
Cにラッチクリア信号Lcrを出力する信号遅延回路37とか
ら構成している。
したがって、予め決められた第１番目の特定アドレス
（Sa1）に予め決められた第１番目の特定データが書込
み入力されるとデータデコーダ12Aからデータデコード
信号Sdaが出力され、その後に第２番目の特定アドレス
が書込まれたときにアドレスデコーダ11Bからアドレス
デコード信号Sa2が出力され、かつ第２番目の特定デー
タがデータラッチ回路35Bに書込み入力されるとデータ
デコーダ12Bからデータデコード信号Sdaが出力され、引
続いて第３番目の特定アドレス（Sa3）に第３番目の特
定データが書込み入力されるとデータデコーダ12Cから
データデコード信号Sdcが出力される。つまり、データ
デコード信号Sdcは、アドレスデコーダ11Bに書込み入力
された第１番目〜第３番目のアドレスが予め決められた
相異なる特定アドレスであり、かつ各特定アドレスに予
め決められた相異なる第１番目〜第３番目の特定データ
が予め決められた順序で入力された場合にのみ、出力さ
れるものである。
（Sa1）に予め決められた第１番目の特定データが書込
み入力されるとデータデコーダ12Aからデータデコード
信号Sdaが出力され、その後に第２番目の特定アドレス
が書込まれたときにアドレスデコーダ11Bからアドレス
デコード信号Sa2が出力され、かつ第２番目の特定デー
タがデータラッチ回路35Bに書込み入力されるとデータ
デコーダ12Bからデータデコード信号Sdaが出力され、引
続いて第３番目の特定アドレス（Sa3）に第３番目の特
定データが書込み入力されるとデータデコーダ12Cから
データデコード信号Sdcが出力される。つまり、データ
デコード信号Sdcは、アドレスデコーダ11Bに書込み入力
された第１番目〜第３番目のアドレスが予め決められた
相異なる特定アドレスであり、かつ各特定アドレスに予
め決められた相異なる第１番目〜第３番目の特定データ
が予め決められた順序で入力された場合にのみ、出力さ
れるものである。
そして、第４番目の特定アドレスに第４番目の特定デ
ータが書込み入力されたか否かはNANDゲート34Aで直接
判断されるわけである。
ータが書込み入力されたか否かはNANDゲート34Aで直接
判断されるわけである。
しかして、この実施例によれば、予め決められた複数
（４つ）の互いに異なる特定データを特定の互いに異な
る特定アドレスに予め決められた順番で書込み入力する
ことによってのみ、駆動信号Ｓを出力してスイッチ51を
ONする構成であるから、CPU2の暴走によるスイッチ誤動
作を完璧に防止できる。
（４つ）の互いに異なる特定データを特定の互いに異な
る特定アドレスに予め決められた順番で書込み入力する
ことによってのみ、駆動信号Ｓを出力してスイッチ51を
ONする構成であるから、CPU2の暴走によるスイッチ誤動
作を完璧に防止できる。
なお、各実施例における構成要素は、上記例示品に限
定されず任意に選択して構築することができる。
定されず任意に選択して構築することができる。
［発明の効果］ 以上の通り、請求項第１項記載の発明によれば、互い
に異なる２以上の特定アドレスが入力された場合にのみ
出力されるアドレスデコード信号でスイッチをONさせる
構成であるから、CPUの暴走によるスイッチ誤動作を確
立的に防止できる。
に異なる２以上の特定アドレスが入力された場合にのみ
出力されるアドレスデコード信号でスイッチをONさせる
構成であるから、CPUの暴走によるスイッチ誤動作を確
立的に防止できる。
また、請求項第２項記載の発明によれば、互いに異な
る２以上の特定データが入力された場合にのみ出力され
るデータデコード信号でスイッチをONさせる構成である
から、CPUの暴走によるスイッチ誤動作を確立的に防止
できる。
る２以上の特定データが入力された場合にのみ出力され
るデータデコード信号でスイッチをONさせる構成である
から、CPUの暴走によるスイッチ誤動作を確立的に防止
できる。
また、請求項第３項記載の発明によれば、特定アドレ
スと特定データとがともに入力された場合にのみ出力さ
れる駆動信号でスイッチをONさせる構成であるから、CP
Uの暴走によるスイッチ誤動作を一層確実に防止でき
る。
スと特定データとがともに入力された場合にのみ出力さ
れる駆動信号でスイッチをONさせる構成であるから、CP
Uの暴走によるスイッチ誤動作を一層確実に防止でき
る。
さらに、請求項第４項記載の発明によれば、予め決め
た複数の異なる特定データを予め決めた同一の特定アド
レスに書込み入力された場合にのみスイッチをONする構
成であるから、CPUが暴走してもスイッチ誤動作を完全
に防止できる。
た複数の異なる特定データを予め決めた同一の特定アド
レスに書込み入力された場合にのみスイッチをONする構
成であるから、CPUが暴走してもスイッチ誤動作を完全
に防止できる。
さらに、請求項第５項記載の発明によれば、予め決め
た複数の相異なる特定データを相異なる複数の特定アド
レスに対応させて予め決めた順序で書込み入力された場
合に限りスイッチをONさせる構成であるから、スイッチ
誤動作を完璧に防止できる。
た複数の相異なる特定データを相異なる複数の特定アド
レスに対応させて予め決めた順序で書込み入力された場
合に限りスイッチをONさせる構成であるから、スイッチ
誤動作を完璧に防止できる。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は本発明の第４実施例を示
す回路図、第５図は本発明の第５実施例を示す回路図、
および第６図は従来のソフトウェアスイッチの回路図で
ある。 １……コンピュータ、 ２……CPU、 ５……アドレスバス、 ６……データバス、 10……ソフトウェアスイッチ、 11,11A,11B,11′……アドレスデコーダ、 12,12A,12B,12C,12D……データデコーダ、 21,21A,31,31A……スイッチ回路、 22,24……フリップ・フロップ、 32B,32C,32D、35A,35B,3C……データラッチ回路、 37……信号遅延回路、 41……ドライブ素子、 51……スイッチ。
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は本発明の第４実施例を示
す回路図、第５図は本発明の第５実施例を示す回路図、
および第６図は従来のソフトウェアスイッチの回路図で
ある。 １……コンピュータ、 ２……CPU、 ５……アドレスバス、 ６……データバス、 10……ソフトウェアスイッチ、 11,11A,11B,11′……アドレスデコーダ、 12,12A,12B,12C,12D……データデコーダ、 21,21A,31,31A……スイッチ回路、 22,24……フリップ・フロップ、 32B,32C,32D、35A,35B,3C……データラッチ回路、 37……信号遅延回路、 41……ドライブ素子、 51……スイッチ。
Claims (5)
- 【請求項１】CPUから互いに異なる２以上の特定アドレ
スが入力された場合にアドレスデコード信号を出力する
アドレスデコーダと、このアドレスデコード信号に基づ
いてスイッチをONさせるスイッチ回路とからなるソフト
ウェアスイッチ。 - 【請求項２】CPUから互いに異なる２以上の特定データ
が入力された場合にデータデコード信号を出力するデー
タデコーダと、このデータデコード信号に基づいてスイ
ッチをONさせるスイッチ回路とからなるソフトウェアス
イッチ。 - 【請求項３】CPUから入力されたアドレスが特定アドレ
スである場合にアドレスデコード信号を出力するアドレ
スデコーダと、CPUから入力されたデータが特定データ
である場合にデータデコード信号を出力するデータデコ
ーダと、アドレスデコード信号とデータデコード信号と
が入力されたときにスイッチをONさせるスイッチ回路と
からなるソフトウェアスイッチ。 - 【請求項４】CPUから特定アドレスが入力された場合に
アドレスデコード信号を出力するアドレスデコーダと、
アドレスデコード信号が特定する同一アドレスにCPUか
ら互いに異なる複数のデータが所定の順序で入力された
場合にスイッチをONさせるスイッチ回路とからなるソフ
トウェアスイッチ。 - 【請求項５】CPUから互いに異なる複数の特定アドレス
が所定の順序で入力された場合に複数のアドレスデコー
ド信号を所定の順序で出力するアドレスデコーダと、各
アドレスデコード信号に相当する各特定アドレスごと
に、CPUから所定の順序で出力された互いに異なる各特
定データが入力された場合にスイッチをONさせるスィツ
チ回路とからなるソフトウェアスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245420A JP2612375B2 (ja) | 1990-09-14 | 1990-09-14 | ソフトウェアスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245420A JP2612375B2 (ja) | 1990-09-14 | 1990-09-14 | ソフトウェアスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04125176A JPH04125176A (ja) | 1992-04-24 |
| JP2612375B2 true JP2612375B2 (ja) | 1997-05-21 |
Family
ID=17133394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245420A Expired - Lifetime JP2612375B2 (ja) | 1990-09-14 | 1990-09-14 | ソフトウェアスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2612375B2 (ja) |
-
1990
- 1990-09-14 JP JP2245420A patent/JP2612375B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04125176A (ja) | 1992-04-24 |
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