JP2619367B2 - プラズマデイスプレイ装置 - Google Patents
プラズマデイスプレイ装置Info
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- JP2619367B2 JP2619367B2 JP61218163A JP21816386A JP2619367B2 JP 2619367 B2 JP2619367 B2 JP 2619367B2 JP 61218163 A JP61218163 A JP 61218163A JP 21816386 A JP21816386 A JP 21816386A JP 2619367 B2 JP2619367 B2 JP 2619367B2
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- Control Of Gas Discharge Display Tubes (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 〔概 要〕 ACメモリ形プラズマディスプレイ（PDP）の駆動電圧
パルスとして維持電圧パルスを印加することによりPDP
への従前の書込内容が継続して表示されるという、いわ
ゆるPDPのメモリ機能を活用し、上位のホストマシンか
らは表示データに変更が生じた場合のみ表示データを送
出させ、該変化の生じたラインについての表示データを
PDPに書込み表示更新させる、プラズマディスプレイ装
置である。
パルスとして維持電圧パルスを印加することによりPDP
への従前の書込内容が継続して表示されるという、いわ
ゆるPDPのメモリ機能を活用し、上位のホストマシンか
らは表示データに変更が生じた場合のみ表示データを送
出させ、該変化の生じたラインについての表示データを
PDPに書込み表示更新させる、プラズマディスプレイ装
置である。
〔産業上の利用分野〕 本発明はプラズマディスプレイ（PDP）装置に関する
ものであり、より特定的にはACメモリ形プラズマディス
プレイのホストマシンとのインターフェースおよびPDP
の駆動方式に関する。
ものであり、より特定的にはACメモリ形プラズマディス
プレイのホストマシンとのインターフェースおよびPDP
の駆動方式に関する。
従来のプラズマディスプレイ（PDP）装置を第６図に
示す。PDP装置は、ACメモリ形PDP、すなわち表示本体部
11、コントローラ12a、該コントローラに基づきPDP11の
Ｘ側電極およびＹ側電極をそれぞれ駆動するＸ電極駆動
回路15aおよびＹ電極駆動回路14aをするPDPユニット1
a、および、ディスプレイコントローラ31a、インターフ
ェース32aおよびメモリ33aを有するホストユニット3aを
具備している。
示す。PDP装置は、ACメモリ形PDP、すなわち表示本体部
11、コントローラ12a、該コントローラに基づきPDP11の
Ｘ側電極およびＹ側電極をそれぞれ駆動するＸ電極駆動
回路15aおよびＹ電極駆動回路14aをするPDPユニット1
a、および、ディスプレイコントローラ31a、インターフ
ェース32aおよびメモリ33aを有するホストユニット3aを
具備している。
PDPユニット1aとホストユニット3aとはCRTインターフ
ェース、すなわち、ホストユニット3aから周期的なタイ
ミング信号である水平同期信号Hsyncおよび垂直同期信
号Vsyncを出力し、これらの信号に同期してメモリ33a内
のデータDATAをクロック信号CLKと共に送出するという
インターフェースがとられている。このためディスプレ
イコントローラ31aはPDP11に表示すべきデータをメモリ
33aに常時更新すると共に、メモリ33a内の全データをイ
ンターフェース32aを介して上記同期信号Hsync,Vsyncに
同期してPDPユニット1aに送出している。一方、PDPユニ
ット1a内のコントローラ12aは同期信号Hsync,Vsyncおよ
びクロック信号CLKに同期して表示データDATAを受信
し、受信した表示データをPDP11に書込表示制御を行っ
ている。
ェース、すなわち、ホストユニット3aから周期的なタイ
ミング信号である水平同期信号Hsyncおよび垂直同期信
号Vsyncを出力し、これらの信号に同期してメモリ33a内
のデータDATAをクロック信号CLKと共に送出するという
インターフェースがとられている。このためディスプレ
イコントローラ31aはPDP11に表示すべきデータをメモリ
33aに常時更新すると共に、メモリ33a内の全データをイ
ンターフェース32aを介して上記同期信号Hsync,Vsyncに
同期してPDPユニット1aに送出している。一方、PDPユニ
ット1a内のコントローラ12aは同期信号Hsync,Vsyncおよ
びクロック信号CLKに同期して表示データDATAを受信
し、受信した表示データをPDP11に書込表示制御を行っ
ている。
上述のCRTインターフェースの下においては、表示す
べきデータに変更がない場合であっても常時一定周期で
ホストユニット3aからメモリ33a内のデータの送出が行
なわれ、PDPユニット1aもこれを受信して書込表示処理
を行っている。しかしながら、PDP11の大容量化と共に
送出すべきデータ量は増大し、装置の高速化が必要とな
る。かゝる高速化は装置の高価格化につながるという問
題がある。
べきデータに変更がない場合であっても常時一定周期で
ホストユニット3aからメモリ33a内のデータの送出が行
なわれ、PDPユニット1aもこれを受信して書込表示処理
を行っている。しかしながら、PDP11の大容量化と共に
送出すべきデータ量は増大し、装置の高速化が必要とな
る。かゝる高速化は装置の高価格化につながるという問
題がある。
また、ホストユニット内のメモリ33aはPDP11に表示さ
れる内容と１対１対応のデータを記憶するに十分な容量
を必要とし、PDP11の大容量化と共にメモリ容量が増加
し、ひいては高価格になるという問題がある。
れる内容と１対１対応のデータを記憶するに十分な容量
を必要とし、PDP11の大容量化と共にメモリ容量が増加
し、ひいては高価格になるという問題がある。
本発明はCRTインターフェースを採った場合の上述の
問題を解決するものであり、ACメモリ形プラズマディス
プレイが本来的に有するメモリ機能を活用することによ
り、データ変化の生じたラインについてのみ表示更新を
行なわせるという構想のもとに、新規のインターフェー
スおよびPDP駆動方式の改良を行うものである。
問題を解決するものであり、ACメモリ形プラズマディス
プレイが本来的に有するメモリ機能を活用することによ
り、データ変化の生じたラインについてのみ表示更新を
行なわせるという構想のもとに、新規のインターフェー
スおよびPDP駆動方式の改良を行うものである。
本発明のプラズマディスプレイ装置は、第１図に図示
の如く、PDPユニット１およびホストユニット３から構
成される。PDPユニット１はACメモリ形PDP11、コントロ
ーラ12、Ｘ電極駆動回路15、Ｙ電極駆動回路14、サステ
ィンドライバ16および駆動電極17を有する。ホストユニ
ット３はディスプレイコントローラ31およびインターフ
ェース32を有する。ホストユニット３とPDPユニット１
との間は、表示用データDATAおよびアドレスADDがライ
トコマントWR等の制御信号と共に非同期で送出される、
いわゆるバスインターフェース方式が採られ、従来のCR
Tインターフェースとは異なる。
の如く、PDPユニット１およびホストユニット３から構
成される。PDPユニット１はACメモリ形PDP11、コントロ
ーラ12、Ｘ電極駆動回路15、Ｙ電極駆動回路14、サステ
ィンドライバ16および駆動電極17を有する。ホストユニ
ット３はディスプレイコントローラ31およびインターフ
ェース32を有する。ホストユニット３とPDPユニット１
との間は、表示用データDATAおよびアドレスADDがライ
トコマントWR等の制御信号と共に非同期で送出される、
いわゆるバスインターフェース方式が採られ、従来のCR
Tインターフェースとは異なる。
PDP11は複数本（ｍ）のＸ電極と、Ｘ電極とガス放電
部を挟んで対向し且つＸ電極と直交するように形成され
た複数本（ｎ）のＹ電極とが設けられており、Ｘ電極と
Ｙ電極とで選択された絵素がが放電発光する、周知のも
のである。Ｘ電極駆動回路15はｍビットのシフトレジス
タ151、該シフトレジスタの出力を保持するラッチ回路1
52およびラッチ回路の出力に基づきｍ個のＸ電極に駆動
パルスを印加するＸドライバ153から成る。Ｙ電極駆動
回路14はアドレスADDのビット数ｉ、但し（2i−１）
n,のラッチ回路141、ラッチ回路の出力を対応するＹ電
極の１つに変換するデコーダ142およびデコーダにより
決定されたＹ電極に駆動パルスを印加するＹドライバ14
3から成る。
部を挟んで対向し且つＸ電極と直交するように形成され
た複数本（ｎ）のＹ電極とが設けられており、Ｘ電極と
Ｙ電極とで選択された絵素がが放電発光する、周知のも
のである。Ｘ電極駆動回路15はｍビットのシフトレジス
タ151、該シフトレジスタの出力を保持するラッチ回路1
52およびラッチ回路の出力に基づきｍ個のＸ電極に駆動
パルスを印加するＸドライバ153から成る。Ｙ電極駆動
回路14はアドレスADDのビット数ｉ、但し（2i−１）
n,のラッチ回路141、ラッチ回路の出力を対応するＹ電
極の１つに変換するデコーダ142およびデコーダにより
決定されたＹ電極に駆動パルスを印加するＹドライバ14
3から成る。
PDPユニット１はＸドライバ153およびＹドライバ143
を介してＸ電極およびＹ電極に駆動電圧を供給する駆動
電源17、および維持（サスティン）パルスを印加するサ
スティンドライバ16を有する。
を介してＸ電極およびＹ電極に駆動電圧を供給する駆動
電源17、および維持（サスティン）パルスを印加するサ
スティンドライバ16を有する。
コントローラ12は第２図に図示の如く、PDPユニット
内のクロック信号CLKiを発生するオシレータ121、該ク
ロック信号CLKiを計数し内部水平同期信号Hsynciを発生
するカウンタ122、およびＤ形フリップフロップ123を有
する。ホストユニット３からのラッチ信号LTCHがＤ形フ
リップフロップ123のＤ端子に、水平同期信号Hsynciが
Ｄ形フリップフロップ123のクロック端子CKに印加さ
れ、Ｄ形フリップフロップ123のＱ端子からライトエン
ド信号WRENDが出力される。コントローラ12はさらに、
内部制御信号発生回路124、ラッチ回路125および消去パ
ルス発生回路126を有する。
内のクロック信号CLKiを発生するオシレータ121、該ク
ロック信号CLKiを計数し内部水平同期信号Hsynciを発生
するカウンタ122、およびＤ形フリップフロップ123を有
する。ホストユニット３からのラッチ信号LTCHがＤ形フ
リップフロップ123のＤ端子に、水平同期信号Hsynciが
Ｄ形フリップフロップ123のクロック端子CKに印加さ
れ、Ｄ形フリップフロップ123のＱ端子からライトエン
ド信号WRENDが出力される。コントローラ12はさらに、
内部制御信号発生回路124、ラッチ回路125および消去パ
ルス発生回路126を有する。
ホストユニット３内のCPU（図示せず）が表示すべき
データを発生させ主メモリ（図示せず）にストアする。
この動作は従来と同様である。
データを発生させ主メモリ（図示せず）にストアする。
この動作は従来と同様である。
ディスプレイコントローラ31は主メモリのデータをサ
ーチしデータに変化が生じたことを検出する。ディスプ
レイコントローラ31はデータ変化があった場合当該デー
タがPDP11内のＹ電極に対応するどのラインに表示され
るべきものか決定する。この決定はデータ変化のある主
メモリのアドレス等から容易に決定できる。ディスプレ
イコントローラ31は、PDPユニット１がビジィでないこ
とをビジィ信号BSYによって確認した上、決定したライ
ンに相当するアドレスADD、そのラインに属する全デー
タDATA、ライト信号WRおよびラッチ信号LTCHを、第３図
（ｂ），（ｃ），（ｄ），（ｆ）のタイミングで、イン
ターフェース32を介してPDPユニット１に出力する。
ーチしデータに変化が生じたことを検出する。ディスプ
レイコントローラ31はデータ変化があった場合当該デー
タがPDP11内のＹ電極に対応するどのラインに表示され
るべきものか決定する。この決定はデータ変化のある主
メモリのアドレス等から容易に決定できる。ディスプレ
イコントローラ31は、PDPユニット１がビジィでないこ
とをビジィ信号BSYによって確認した上、決定したライ
ンに相当するアドレスADD、そのラインに属する全デー
タDATA、ライト信号WRおよびラッチ信号LTCHを、第３図
（ｂ），（ｃ），（ｄ），（ｆ）のタイミングで、イン
ターフェース32を介してPDPユニット１に出力する。
ビジィ信号BSYはコントローラ12から上記送出を禁止
するために出力される。
するために出力される。
尚、ホストユニット３からは、データDATAとライト信
号WRが同期して出力され、ライト信号WRの終了時にラッ
チ信号LTCHが出力され、アドレスADDが出力される（第
３図（ｂ），（ｃ），（ｄ），（ｆ））。従って、ラッ
チ信号LTCHはデータDATAの終了を示すと共にアドレスAD
Dの取込みを可能ならしめる信号である。
号WRが同期して出力され、ライト信号WRの終了時にラッ
チ信号LTCHが出力され、アドレスADDが出力される（第
３図（ｂ），（ｃ），（ｄ），（ｆ））。従って、ラッ
チ信号LTCHはデータDATAの終了を示すと共にアドレスAD
Dの取込みを可能ならしめる信号である。
PDPユニット１内のコントローラ12においては、内部
クロック信号CLKiを発生するオシレータ121からのクロ
ック信号CLKiをカウンタ122が計数し、第３図（ａ）に
図示の内部水平同期信号Hsynciを周期的に発生する。水
平同期信号Hsynciの１周期は１ライン分の全Ｘ電極を走
査するに十分な値である。水平同期信号HsynciがＤ形フ
リップフロップ123のクロック端子CKに印加されてお
り、ホストユニット３からラッチ信号LTCHが印加された
場合、水平同期信号Hsynciに同期してライトエンド信号
WRENDがＤ形フリップフロップ123から制御信号発生回路
124に印加される。
クロック信号CLKiを発生するオシレータ121からのクロ
ック信号CLKiをカウンタ122が計数し、第３図（ａ）に
図示の内部水平同期信号Hsynciを周期的に発生する。水
平同期信号Hsynciの１周期は１ライン分の全Ｘ電極を走
査するに十分な値である。水平同期信号HsynciがＤ形フ
リップフロップ123のクロック端子CKに印加されてお
り、ホストユニット３からラッチ信号LTCHが印加された
場合、水平同期信号Hsynciに同期してライトエンド信号
WRENDがＤ形フリップフロップ123から制御信号発生回路
124に印加される。
コントローラ12はライト信号WRを受信するとデータDA
TAをＸ電極駆動回路15内のシフトレジスタ151にクロッ
ク信号CLKiに同期してシフトレジスタ151に取り込むこ
とを許可する。上記ライトエンド信号WRENDによりシフ
トレジスタ151内に取り込まれたデータをラッチ回路152
にラッチさせる。またライトエンド信号WRENDに同期し
てマドレスADDをＹ電極駆動回路14内のラッチ回路141に
ラッチさせる。ラッチされたアドレスはデコーダ152に
おいて対応するＹ電極をデコードする。
TAをＸ電極駆動回路15内のシフトレジスタ151にクロッ
ク信号CLKiに同期してシフトレジスタ151に取り込むこ
とを許可する。上記ライトエンド信号WRENDによりシフ
トレジスタ151内に取り込まれたデータをラッチ回路152
にラッチさせる。またライトエンド信号WRENDに同期し
てマドレスADDをＹ電極駆動回路14内のラッチ回路141に
ラッチさせる。ラッチされたアドレスはデコーダ152に
おいて対応するＹ電極をデコードする。
以下、デコードされたＹ電極について、ラッチ回路15
2にラッチされたデータを線順次方式でPDP11に書込み表
示を行なわせる。このためコントローラ12は従来と同
様、PDP11のＸ電極およびＹ電極に表示用の電圧パルス
印加を行う。すなわち、制御信号発生回路124はラッチ
回路125を介して電圧パルス選択用の制御信号YU,▲
▼，▲▼,XDを出力する。これらの信号により、Ｙ
電極およびＸ電極にはそれぞれ第４図（ａ）（ｂ）に図
示の波形の電圧パルスが印加されPDP部には水平同期信
号Hsynci 1周期τについて第４図（ｃ）に図示の如く合
成パルスが印加される。PWRが書込みパルスを示す。第
５図（ａ）には書込みパルスPWRおよび消去パルスPERS
を含む合成パルス波形図、第５図（ｂ）には維持（サス
ティン）パルスのみの合成パルス波形図を示す。すなわ
ち、リフレッシュ表示すべきラインのＹ電極については
Ｘ電極が順次表示データに応じて駆動され、一方、表示
を維持するラインについては第５図（ｂ）に図示の如き
サスティンパルスが印加される。
2にラッチされたデータを線順次方式でPDP11に書込み表
示を行なわせる。このためコントローラ12は従来と同
様、PDP11のＸ電極およびＹ電極に表示用の電圧パルス
印加を行う。すなわち、制御信号発生回路124はラッチ
回路125を介して電圧パルス選択用の制御信号YU,▲
▼，▲▼,XDを出力する。これらの信号により、Ｙ
電極およびＸ電極にはそれぞれ第４図（ａ）（ｂ）に図
示の波形の電圧パルスが印加されPDP部には水平同期信
号Hsynci 1周期τについて第４図（ｃ）に図示の如く合
成パルスが印加される。PWRが書込みパルスを示す。第
５図（ａ）には書込みパルスPWRおよび消去パルスPERS
を含む合成パルス波形図、第５図（ｂ）には維持（サス
ティン）パルスのみの合成パルス波形図を示す。すなわ
ち、リフレッシュ表示すべきラインのＹ電極については
Ｘ電極が順次表示データに応じて駆動され、一方、表示
を維持するラインについては第５図（ｂ）に図示の如き
サスティンパルスが印加される。
サスティンパルス印加のラインについては、制御信号
発生回路124からラッチ回路125を介してサスティンドラ
イバ16にサスティン信号SUSが印加されることにより順
次サスティンパルスの印加が行なわれる。一方、リフレ
ッシュ表示すべきラインについてはサスティン信号SUS
は印加されない（第３図（ｅ））。
発生回路124からラッチ回路125を介してサスティンドラ
イバ16にサスティン信号SUSが印加されることにより順
次サスティンパルスの印加が行なわれる。一方、リフレ
ッシュ表示すべきラインについてはサスティン信号SUS
は印加されない（第３図（ｅ））。
PDPにおける消去は短パルスPERSを印加することによ
り行なわれるが、このためコントローラ12内に消去パル
ス信号発生回路126が設けられている。
り行なわれるが、このためコントローラ12内に消去パル
ス信号発生回路126が設けられている。
制御信号発生回路124の出力は、信号の安定性および
水平同期信号Hsynciとの同期をとるため、ラッチ回路12
5を介して出力される。
水平同期信号Hsynciとの同期をとるため、ラッチ回路12
5を介して出力される。
以上により、第３図の如く、水平同期信号Hsynciのタ
イミングを基準として（第３図（ａ））、タイミング2,
5,6において表示データの変化に伴うデータの受信があ
った場合、それぞれ次のタイミングにおいてPDP11へ書
込動作が行なわれる、書込みは任意のラインへの書込み
でよい。従って、同一ラインへ続けて書込みがあっても
よい。上記の書込み以外のラインはサスティンモードで
従前の表示の維持が行なわれる（第３図（ｅ），
（ｇ））。
イミングを基準として（第３図（ａ））、タイミング2,
5,6において表示データの変化に伴うデータの受信があ
った場合、それぞれ次のタイミングにおいてPDP11へ書
込動作が行なわれる、書込みは任意のラインへの書込み
でよい。従って、同一ラインへ続けて書込みがあっても
よい。上記の書込み以外のラインはサスティンモードで
従前の表示の維持が行なわれる（第３図（ｅ），
（ｇ））。
以上に述べた如く本発明によれば、表示内容に変化が
生じたラインの表示書込みのみを行うので、ホストユニ
ット３とPDPユニット１との間のデータ送信量は大幅に
低下し、駆動回路14,15の動作頻度も低下する。従っ
て、PDPの表示容量が増大しても当該装置を高速化する
必要がない。
生じたラインの表示書込みのみを行うので、ホストユニ
ット３とPDPユニット１との間のデータ送信量は大幅に
低下し、駆動回路14,15の動作頻度も低下する。従っ
て、PDPの表示容量が増大しても当該装置を高速化する
必要がない。
ホストユニット側にPDPの表示容量に対応した容量の
表示データ記憶用の専用メモリ（第６図のメモリ33aに
相当するもの）を設ける必要がなくなり低価格合を図る
ことができる。またディスプレイコントローラは周期的
に全データを出力する必要がなくなり負担が軽減する。
これによりホストユニット側の表示に占有される時間が
短縮でき、ホストユニットの利用率（性能）を向上させ
得る。
表示データ記憶用の専用メモリ（第６図のメモリ33aに
相当するもの）を設ける必要がなくなり低価格合を図る
ことができる。またディスプレイコントローラは周期的
に全データを出力する必要がなくなり負担が軽減する。
これによりホストユニット側の表示に占有される時間が
短縮でき、ホストユニットの利用率（性能）を向上させ
得る。
さらに、ホストユニットとPDPユニットとの間のリン
ケージ（インターフェース）は非同期であるから、PDP
ユニットがホストユニットに従属する必要はなくなり、
PDPユニット側の製造上のフレキシビリティが増大す
る。
ケージ（インターフェース）は非同期であるから、PDP
ユニットがホストユニットに従属する必要はなくなり、
PDPユニット側の製造上のフレキシビリティが増大す
る。
又、表示データの変化が生じた場合、PDP11における
表示の更新が迅速に行われる。
表示の更新が迅速に行われる。
第１図は本発明のプラズマディスプレイ装置の原理ブロ
ック図、 第２図は第１図のコントローラのブロック回路図、 第３図（ａ）〜（ｇ）は第１図、第２図装置の動作タイ
ミング図、 第４図（ａ）〜（ｃ）および第５図（ａ）（ｂ）はPDP
印加パルス波形図、 第６図は従来のプラズマディスプレイ装置の構成図、で
ある。 （符号の説明） １……PDPユニット、３……ホストユニット、 11……PDP、12……コントローラ、 14……Ｙ電極駆動回路、15……Ｘ電極駆動回路、 16……サスティンドライバ、17……駆動電源。
ック図、 第２図は第１図のコントローラのブロック回路図、 第３図（ａ）〜（ｇ）は第１図、第２図装置の動作タイ
ミング図、 第４図（ａ）〜（ｃ）および第５図（ａ）（ｂ）はPDP
印加パルス波形図、 第６図は従来のプラズマディスプレイ装置の構成図、で
ある。 （符号の説明） １……PDPユニット、３……ホストユニット、 11……PDP、12……コントローラ、 14……Ｙ電極駆動回路、15……Ｘ電極駆動回路、 16……サスティンドライバ、17……駆動電源。
Claims (2)
- 【請求項１】維持パルスを印加することにより前に書込
んだデータが継続して表示されるプラズマディスプレイ
装置において、 ホストユニットは、表示すべきデータが変化した場合
に、当該変化した表示データが表示される前記プラズマ
ディスプレイの当該ラインに属する表示データを前記表
示すべきデータの変化の都度非同期にプラズマディスプ
レイユニットに送出し、そして 前記プラズマディスプレイユニットは、前記プラズマデ
ィスプレイユニットから受信したライン毎の表示データ
をその受信の際に前記プラズマディスプレイ上にライン
毎に書込み表示を行い、他のラインについては前記維持
パルスを印加するように構成したことを特徴とするプラ
ズマディスプレイ装置。 - 【請求項２】前記ホストユニットは、表示すべきデータ
が変化した場合に前記ラインの表示データと共に前記ラ
インのアドレスを前記プラズマディスプレイユニットに
送出する請求項１記載のプラズマディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218163A JP2619367B2 (ja) | 1986-09-18 | 1986-09-18 | プラズマデイスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218163A JP2619367B2 (ja) | 1986-09-18 | 1986-09-18 | プラズマデイスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6374095A JPS6374095A (ja) | 1988-04-04 |
| JP2619367B2 true JP2619367B2 (ja) | 1997-06-11 |
Family
ID=16715617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218163A Expired - Fee Related JP2619367B2 (ja) | 1986-09-18 | 1986-09-18 | プラズマデイスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619367B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4943588B2 (ja) * | 2001-03-30 | 2012-05-30 | オンセミコンダクター・トレーディング・リミテッド | 表示駆動回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54162930A (en) * | 1978-06-14 | 1979-12-25 | Fujitsu Ltd | Display system for low-speed display unit |
| JPS57112795A (en) * | 1980-12-29 | 1982-07-13 | Fujitsu Ltd | Controlling system for plasma panel |
| JPS59204885A (ja) * | 1983-05-09 | 1984-11-20 | 富士通株式会社 | ガス放電パネルの駆動方法 |
-
1986
- 1986-09-18 JP JP61218163A patent/JP2619367B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6374095A (ja) | 1988-04-04 |
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