JP2619466B2 - 半導体装置、半導体装置の設計支援システム及び半導体装置を用いた電源システム - Google Patents
半導体装置、半導体装置の設計支援システム及び半導体装置を用いた電源システムInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、半導体装置の設計支援システ
ム、及び半導体装置を用いた電源システムに係り、特に
負荷電流の大きさに対応して出力段素子とその駆動回路
の電流容量を適正に設計せざるを得ないパワーICに好適
な半導体装置、半導体装置の設計支援システム及び半導
体装置を用いた電源システムに関する。
ム、及び半導体装置を用いた電源システムに係り、特に
負荷電流の大きさに対応して出力段素子とその駆動回路
の電流容量を適正に設計せざるを得ないパワーICに好適
な半導体装置、半導体装置の設計支援システム及び半導
体装置を用いた電源システムに関する。
出力段のパワー素子とその駆動回路、及び信号回路と
が同一の半導体チツプ内に構成されたパワーICとして、
ピー シー アイ 1987プロシーデングス（1987.9）第
382項から394項（PCI 1987 Proceedings pp382−394）
において論じられる様なものがある。
が同一の半導体チツプ内に構成されたパワーICとして、
ピー シー アイ 1987プロシーデングス（1987.9）第
382項から394項（PCI 1987 Proceedings pp382−394）
において論じられる様なものがある。
上記従来技術では、392項の図に示される如く、出力
段素子部（HIGH POWER SECTION）と、その駆動回路部
（MEDIUM POWER SECTION）とは、夫夫別単位として構成
されている。この為、更に大電流出力の用途には本ICを
適用できず、出力段素子の設計変更が必要となる。出力
段素子の電流容量が大きくなれば、これを駆動するため
の電流も大きくしなければならず、駆動回路部も同時に
設計変更が必要となる。一方、本従来技術に示されるIC
の出力電流よりも小出力の用途では、本ICの使用は可能
である。しかし、従来技術の392頁の図からわかるよう
通り、出力段素子部とその駆動回路部は、一般にパワー
ICのチツプ面積の大半を占める。従つて、低価格のパワ
ーICを提供するためには、負荷に供給する電流に応じた
電流容量の出力段素子とその駆動回路を設けることが重
要となる。しかし、パワーICの用途は多岐に渡り、用途
に応じて出力段素子とその駆動回路を持つパワーICを準
備した場合、多品種化が免れない。また、用途に対応し
てその都度設計を行なつた場合には、説明期間が長期化
する問題もある。
段素子部（HIGH POWER SECTION）と、その駆動回路部
（MEDIUM POWER SECTION）とは、夫夫別単位として構成
されている。この為、更に大電流出力の用途には本ICを
適用できず、出力段素子の設計変更が必要となる。出力
段素子の電流容量が大きくなれば、これを駆動するため
の電流も大きくしなければならず、駆動回路部も同時に
設計変更が必要となる。一方、本従来技術に示されるIC
の出力電流よりも小出力の用途では、本ICの使用は可能
である。しかし、従来技術の392頁の図からわかるよう
通り、出力段素子部とその駆動回路部は、一般にパワー
ICのチツプ面積の大半を占める。従つて、低価格のパワ
ーICを提供するためには、負荷に供給する電流に応じた
電流容量の出力段素子とその駆動回路を設けることが重
要となる。しかし、パワーICの用途は多岐に渡り、用途
に応じて出力段素子とその駆動回路を持つパワーICを準
備した場合、多品種化が免れない。また、用途に対応し
てその都度設計を行なつた場合には、説明期間が長期化
する問題もある。
本発明の第１の目的は、１種類の出力段素子とその駆
動回路を準備するだけで、用途に応じた新設計を不要に
するとともに、電流容量の異なる用途にも適用可能とし
た半導体装置を提供することにある。
動回路を準備するだけで、用途に応じた新設計を不要に
するとともに、電流容量の異なる用途にも適用可能とし
た半導体装置を提供することにある。
本発明の第２の目的は、この半導体装置を簡単に設計
し得る設計支援システムを提供することにある。
し得る設計支援システムを提供することにある。
本発明の第３の目的は、この半導体装置を用いた汎用
性のある電源システムを提供することにある。
性のある電源システムを提供することにある。
上記目的は、負荷電流を通流するための出力段素子
と、その駆動回路との接続体を単位セルとする半導体装
置を作製することによつて達成される。
と、その駆動回路との接続体を単位セルとする半導体装
置を作製することによつて達成される。
本発明の他の特徴は以下に述べる実施例の説明から明
らかとなるであろう。
らかとなるであろう。
パワーICにおいては、負荷電流に応じて変更を要する
部分は出力段素子とその駆動回路である。そこで、前述
した単位セルを作製しておけば、負荷電流に応じて単位
セルの並列接続数を変更するだけで、種々の電流容量の
負荷に対応できる。このため、負荷電流に応じて出力段
素子とその駆動回路を新に設計する必要がない。更に、
一品種の単位セルによつて負荷電流に応じたパワーIC化
対応が可能になる。
部分は出力段素子とその駆動回路である。そこで、前述
した単位セルを作製しておけば、負荷電流に応じて単位
セルの並列接続数を変更するだけで、種々の電流容量の
負荷に対応できる。このため、負荷電流に応じて出力段
素子とその駆動回路を新に設計する必要がない。更に、
一品種の単位セルによつて負荷電流に応じたパワーIC化
対応が可能になる。
以下、本発明の一実施例を第１図によつて説明する。
図において、１は出力段素子部であり、コレクタ・エミ
ツタ電流路が第１の電源Ｅと負荷とに直列に接続される
NPNバイポーラトランジスタQ1で構成されている。２はQ
1を駆動するためのバイパートランジスタの制御端子で
あるベースに接続される駆動回路部であり、第１及び第
２のMOS型電界効果トランジスタ（以下MOS FETと記す）
Q2,Q3で構成されており、Ｇは駆動回路部に信号回路４
からの信号を入力する為の入力端子である。信号回路４
には、Q1を過電流や過温度等から保護する機能や、ICチ
ツプ３の外部からマイクロコンピユータ等で入力する信
号S1〜Snを処理して駆動回路部２に伝送する信号を形成
する機能等を含んでいるが、ここでは内部の詳細構成に
ついては説明を省略する。破線で囲まれる３がICチツプ
であり単一の半導体基板で構成される。VCCは、信号回
路４及び駆動回路部２に電力を供給する為の第２の制御
用電源である。Ｅは主電源であり、出力段素子Q1の開閉
に伴なつて負荷Ｒに電力を供給し好ましくは第１の電源
Ｅの出力電力（電圧及び／または電流）は第２の電源V
CCの出力電力（電圧及び／または電流）よりも大きい。
本実施例における出力段素子部１及び駆動回路部２のデ
バイス構成例を第２図に示す。図において、Q1,Q2,Q3及
びVCC,G,E1,E2の記号は第１図と同一の素子又は端子を
示す。第２図の様な構成を持つ半導体装置を単位セルと
して、第１図のICチツプ３に適用するものである。本実
施例によれば、出力段素子部１と駆動回路部２とを極め
て近接して設けることができ、両回路部間の配線のイン
ダクタンスを低減できるため、駆動回路部２から出力段
素子部１に供給する駆動電流の立上がりが急峻になり、
出力段素子部１内の半導体素子を短時間で開閉できる効
果がある。
図において、１は出力段素子部であり、コレクタ・エミ
ツタ電流路が第１の電源Ｅと負荷とに直列に接続される
NPNバイポーラトランジスタQ1で構成されている。２はQ
1を駆動するためのバイパートランジスタの制御端子で
あるベースに接続される駆動回路部であり、第１及び第
２のMOS型電界効果トランジスタ（以下MOS FETと記す）
Q2,Q3で構成されており、Ｇは駆動回路部に信号回路４
からの信号を入力する為の入力端子である。信号回路４
には、Q1を過電流や過温度等から保護する機能や、ICチ
ツプ３の外部からマイクロコンピユータ等で入力する信
号S1〜Snを処理して駆動回路部２に伝送する信号を形成
する機能等を含んでいるが、ここでは内部の詳細構成に
ついては説明を省略する。破線で囲まれる３がICチツプ
であり単一の半導体基板で構成される。VCCは、信号回
路４及び駆動回路部２に電力を供給する為の第２の制御
用電源である。Ｅは主電源であり、出力段素子Q1の開閉
に伴なつて負荷Ｒに電力を供給し好ましくは第１の電源
Ｅの出力電力（電圧及び／または電流）は第２の電源V
CCの出力電力（電圧及び／または電流）よりも大きい。
本実施例における出力段素子部１及び駆動回路部２のデ
バイス構成例を第２図に示す。図において、Q1,Q2,Q3及
びVCC,G,E1,E2の記号は第１図と同一の素子又は端子を
示す。第２図の様な構成を持つ半導体装置を単位セルと
して、第１図のICチツプ３に適用するものである。本実
施例によれば、出力段素子部１と駆動回路部２とを極め
て近接して設けることができ、両回路部間の配線のイン
ダクタンスを低減できるため、駆動回路部２から出力段
素子部１に供給する駆動電流の立上がりが急峻になり、
出力段素子部１内の半導体素子を短時間で開閉できる効
果がある。
パワーICでは、負荷に供給する電流を通流することか
ら、出力段素子部１で発生する損失が、全チツプ内の損
失の80％程度を占めるため、この部分の損失低減はチツ
プ温度の低下につながり、ICの信頼性を向上できる効果
もある。
ら、出力段素子部１で発生する損失が、全チツプ内の損
失の80％程度を占めるため、この部分の損失低減はチツ
プ温度の低下につながり、ICの信頼性を向上できる効果
もある。
また、パワーICでは第１図に示す主電源Ｅが100V以上
になることが多く、主電源Ｅを利用して出力段素子部１
内の半導体素子Q1を駆動しようとした場合、駆動回路２
内のQ2,Q3にもQ1と同じ耐電圧のMOS EFTが必要となる。
一般に半導体素子は、耐電圧が大きくなる程内部の電圧
降下も大きくなる為、Q2,Q3の損失が増大する。そこ
で、第１図の実施例では主電源Ｅ比べて電圧の低い制御
用電圧VCCから駆動回路部２に供給する電力を得る様に
している。
になることが多く、主電源Ｅを利用して出力段素子部１
内の半導体素子Q1を駆動しようとした場合、駆動回路２
内のQ2,Q3にもQ1と同じ耐電圧のMOS EFTが必要となる。
一般に半導体素子は、耐電圧が大きくなる程内部の電圧
降下も大きくなる為、Q2,Q3の損失が増大する。そこ
で、第１図の実施例では主電源Ｅ比べて電圧の低い制御
用電圧VCCから駆動回路部２に供給する電力を得る様に
している。
第３図に他の実施例を示す。第３図では、第２図に示
した単位セルを複数個並列に配線手段によつて接続して
単一の半導体基板に集積化し、負荷電流I0をそれぞれの
出力段素子部１に分流させる様にしている。つまり、第
１図、第２図に示した,2がＭ個（Ｍ≧２）半導体基板に
並設され、配線手段によつてＭ個のうちのＮ個（１≦Ｎ
≦Ｍ）のQ1のコレクタ・エミツタ電流路が並列に接続さ
れ、かつ、Ｎ個の入力端子が共通に信号回路４の図示し
ない出力端子に接続される。パワーICは多用途に用いら
れる為、出力段素子部１に流通すべき負荷電流の大きさ
も様々である。しかし、本実施例に示す如く、負荷電流
I0の大きさに応じて単位セル５を並列に接続して用いる
ことにより、新たな出力段素子部１及び駆動回路部２の
設計が不要となり、１種類の単位セル５を開発するだけ
で負荷電流I0の大きなに応じた適切な電流容量を持つパ
ワーICを提供し得る効果がある。
した単位セルを複数個並列に配線手段によつて接続して
単一の半導体基板に集積化し、負荷電流I0をそれぞれの
出力段素子部１に分流させる様にしている。つまり、第
１図、第２図に示した,2がＭ個（Ｍ≧２）半導体基板に
並設され、配線手段によつてＭ個のうちのＮ個（１≦Ｎ
≦Ｍ）のQ1のコレクタ・エミツタ電流路が並列に接続さ
れ、かつ、Ｎ個の入力端子が共通に信号回路４の図示し
ない出力端子に接続される。パワーICは多用途に用いら
れる為、出力段素子部１に流通すべき負荷電流の大きさ
も様々である。しかし、本実施例に示す如く、負荷電流
I0の大きさに応じて単位セル５を並列に接続して用いる
ことにより、新たな出力段素子部１及び駆動回路部２の
設計が不要となり、１種類の単位セル５を開発するだけ
で負荷電流I0の大きなに応じた適切な電流容量を持つパ
ワーICを提供し得る効果がある。
一般に、負荷電流I0の大きな用途では、第１図に示し
た出力段素子部１内のスイツチ素子Q1の面積を大きく
し、これに伴なつて駆動回路部２内のスイツチ素子Q2,Q
3の面積も大きくして、Q1に供給する駆動電流を増大さ
せる。しかし、Q1の面積が大きくなる程、Q1内部の抵抗
分に部分的なばらつきが生じ、駆動回路部２から供給さ
れるQ1の駆動電流がQ1内部に均一に流れにくくなり、極
部内に駆動電流が大きい部分と小さい部分とが生じ易く
なる。このため、駆動連流が大きい部分では負荷電流が
大きく流れ、駆動電流の小さな部分では負荷電流が小さ
くなつて、Q1の内部に均一に流れるべき負荷電流が部分
的にアンバランスとなる。この現象が大きくなると、負
荷電流の大きく流れる部分が極部的に発熱するホツトス
ポツトと呼ばれる部分が生じ、Q1の破壊につながつてく
る。Q1の内部抵抗は理想的な均一状態にすることが一般
的に不可能であり、上述した様に負荷電流が他の部分よ
りも大きくなつている場所が必ず生ずる。この現象は、
Q1の面線が大きくなる程発生し易すい。一方、本実施例
では単位セル５内の出力段素子部１は、他の単位セル５
と並列接続されてれぞれ負荷電流I0を分流するため、一
個の出力段素子部５の面積は小さくて良く、上述した様
な問題は生じにくい。また、並列接続される単位セル５
は、それぞれ単一の半導体基板に、同一のプロセスによ
つて形成される為、各単位セル５内の駆動回路部２及び
出力段素子部１の特性をほぼ同様にできる。このため、
各単位セル５間で分担する負荷電流値もほぼ均一にでき
る。この様に、第３図の実施例の如く単位セル５を並列
に接続して用いることにより、負荷電流の局部的な集中
を軽減でき、信頼性を向上させ得る効果もある。
た出力段素子部１内のスイツチ素子Q1の面積を大きく
し、これに伴なつて駆動回路部２内のスイツチ素子Q2,Q
3の面積も大きくして、Q1に供給する駆動電流を増大さ
せる。しかし、Q1の面積が大きくなる程、Q1内部の抵抗
分に部分的なばらつきが生じ、駆動回路部２から供給さ
れるQ1の駆動電流がQ1内部に均一に流れにくくなり、極
部内に駆動電流が大きい部分と小さい部分とが生じ易く
なる。このため、駆動連流が大きい部分では負荷電流が
大きく流れ、駆動電流の小さな部分では負荷電流が小さ
くなつて、Q1の内部に均一に流れるべき負荷電流が部分
的にアンバランスとなる。この現象が大きくなると、負
荷電流の大きく流れる部分が極部的に発熱するホツトス
ポツトと呼ばれる部分が生じ、Q1の破壊につながつてく
る。Q1の内部抵抗は理想的な均一状態にすることが一般
的に不可能であり、上述した様に負荷電流が他の部分よ
りも大きくなつている場所が必ず生ずる。この現象は、
Q1の面線が大きくなる程発生し易すい。一方、本実施例
では単位セル５内の出力段素子部１は、他の単位セル５
と並列接続されてれぞれ負荷電流I0を分流するため、一
個の出力段素子部５の面積は小さくて良く、上述した様
な問題は生じにくい。また、並列接続される単位セル５
は、それぞれ単一の半導体基板に、同一のプロセスによ
つて形成される為、各単位セル５内の駆動回路部２及び
出力段素子部１の特性をほぼ同様にできる。このため、
各単位セル５間で分担する負荷電流値もほぼ均一にでき
る。この様に、第３図の実施例の如く単位セル５を並列
に接続して用いることにより、負荷電流の局部的な集中
を軽減でき、信頼性を向上させ得る効果もある。
第４図に他の実施例を示す。図において、6,7はそれ
ぞれた単位セル５をn1個の群と、n2個の群とに分割した
ものである。n1個の群とn2個の群を構成する単位セル５
は、第１図、第２図に示した端子E1がそれぞれ並列に接
続されているが、端子E2とE3とE4とに分割されている。
ぞれた単位セル５をn1個の群と、n2個の群とに分割した
ものである。n1個の群とn2個の群を構成する単位セル５
は、第１図、第２図に示した端子E1がそれぞれ並列に接
続されているが、端子E2とE3とE4とに分割されている。
第３図の実施例で述べた通り、n1個の群及びn2個の群
をそれぞれ構成する単位セル５は、負荷電流I0をほぼ均
等に分担している。このため、端子E4から流れる電流IS
は次式で示得される。
をそれぞれ構成する単位セル５は、負荷電流I0をほぼ均
等に分担している。このため、端子E4から流れる電流IS
は次式で示得される。
（１）式において、n1,n2はそれぞれの群の単位セル
５の並列接続数である。（１）式で示す通り、ISを検出
することで負荷電流I0を間接的に得ることができる。そ
こで、ISを信号回路４に入力し、この信号によつて負荷
Ｒに流れる電流を制御することが可能になると共に、負
荷Ｒを過電流から保護することも可能になる。更に、I0
を間接的に知ることにより、出力段素子部１の電流も得
ることができ、IC自身を過電流から保護することも可能
になる。この様に、本実施例に依れば負荷及びIC自身を
過電流から保護することが可能となり、信頼性を高くで
きる効果がある。また、負荷電流I0を常に監視できてい
る為、（１）式のISを用いることによつて、他の電流検
出手段を設けることなく負荷電流I0の制御が可能になる
効果もある。
５の並列接続数である。（１）式で示す通り、ISを検出
することで負荷電流I0を間接的に得ることができる。そ
こで、ISを信号回路４に入力し、この信号によつて負荷
Ｒに流れる電流を制御することが可能になると共に、負
荷Ｒを過電流から保護することも可能になる。更に、I0
を間接的に知ることにより、出力段素子部１の電流も得
ることができ、IC自身を過電流から保護することも可能
になる。この様に、本実施例に依れば負荷及びIC自身を
過電流から保護することが可能となり、信頼性を高くで
きる効果がある。また、負荷電流I0を常に監視できてい
る為、（１）式のISを用いることによつて、他の電流検
出手段を設けることなく負荷電流I0の制御が可能になる
効果もある。
第５図に他の実施例を示す。第４図までの実施例は主
にパワーICを対象に説明を記してきたが、第５図では単
体の半導体スイツチ素子の構成例を示している。図にお
いて、T1,T2は一対の主電極であり、第２図に示すE1,E2
の端子がそれぞれ並列に接続された端子である。Ｇ′は
制御信号を入力するための端子であり、第２図に示す端
子Ｇがそれぞれ並列に接続された端子である、５は第２
図に示したデバイスで構成される単位セルであり、1,2
はそれぞれ単位セル５に内蔵された出力段素子部と駆動
回路部である。半導体スイツチ７は単位セル５が複数個
並列に接続された構成となつている。半導体スイツチ
も、負荷電流に応じた様々な電流容量のものが必要であ
る。しかし、第５図の実施例によれば、一種類の単位セ
ル５を開発するだけで、負荷電流に応じてその並列接続
数を変えることにより、種々の電流容量に対応した半導
体スイツチを作り得る効果がある。また、第１図の実施
例で述べた通り、単位セル５を複数個並列接続して大き
な負荷電流に対応することによつて、負荷電流の極部的
な集中を軽減できるため、信頼性の高い半導体スイツチ
を実現できる効果もある。また、第５図に示すスイツチ
素子は、出力段素子部１を駆動するための電力を駆動回
路部２に供給するための端子T3,T4を有している。これ
は、第１図の実施例で述べた様に、主電極間T1,T2間に
段加される電圧は数百Ｖ以上に達することが多く、駆動
回路部には不要な耐電圧を出力段素子部１では必要とす
る。このため、駆動回路部２の損失を低減する為に端子
T3,T4から5V〜15V程度の電圧を供給する様にしている。
この様にすることにより、駆動回路部２の損失を低減で
き、半導体スイツチ７の温度上昇を抑制できるため、信
頼性を向上させ得る効果がある。
にパワーICを対象に説明を記してきたが、第５図では単
体の半導体スイツチ素子の構成例を示している。図にお
いて、T1,T2は一対の主電極であり、第２図に示すE1,E2
の端子がそれぞれ並列に接続された端子である。Ｇ′は
制御信号を入力するための端子であり、第２図に示す端
子Ｇがそれぞれ並列に接続された端子である、５は第２
図に示したデバイスで構成される単位セルであり、1,2
はそれぞれ単位セル５に内蔵された出力段素子部と駆動
回路部である。半導体スイツチ７は単位セル５が複数個
並列に接続された構成となつている。半導体スイツチ
も、負荷電流に応じた様々な電流容量のものが必要であ
る。しかし、第５図の実施例によれば、一種類の単位セ
ル５を開発するだけで、負荷電流に応じてその並列接続
数を変えることにより、種々の電流容量に対応した半導
体スイツチを作り得る効果がある。また、第１図の実施
例で述べた通り、単位セル５を複数個並列接続して大き
な負荷電流に対応することによつて、負荷電流の極部的
な集中を軽減できるため、信頼性の高い半導体スイツチ
を実現できる効果もある。また、第５図に示すスイツチ
素子は、出力段素子部１を駆動するための電力を駆動回
路部２に供給するための端子T3,T4を有している。これ
は、第１図の実施例で述べた様に、主電極間T1,T2間に
段加される電圧は数百Ｖ以上に達することが多く、駆動
回路部には不要な耐電圧を出力段素子部１では必要とす
る。このため、駆動回路部２の損失を低減する為に端子
T3,T4から5V〜15V程度の電圧を供給する様にしている。
この様にすることにより、駆動回路部２の損失を低減で
き、半導体スイツチ７の温度上昇を抑制できるため、信
頼性を向上させ得る効果がある。
通常、半導体スイツチを駆動するには、ユーザが外部
に駆動回路を準備する必要がある。しかし、第５図の実
施例では単位セル５内に駆動回路部２が設けられてお
り、外部に駆動回路を準備する必要がなく、マイコン等
の信号を端子Ｇ′に入力するだけで半導体スイツチ７を
駆動できるため、これを用いた装置の構成を簡単にでき
る効果もある。
に駆動回路を準備する必要がある。しかし、第５図の実
施例では単位セル５内に駆動回路部２が設けられてお
り、外部に駆動回路を準備する必要がなく、マイコン等
の信号を端子Ｇ′に入力するだけで半導体スイツチ７を
駆動できるため、これを用いた装置の構成を簡単にでき
る効果もある。
第６図に他の実施例を示す。図では、第１図，第２図
に示した単位セル５から外部に引出す端子の位置を示し
たものである。図において、E1,E2は出力段素子部１内
のスイツチ素子Ｑの主電極端子であり、VCC,E2′は単位
セル５内の駆動回路部２に出力段素子部１を駆動する為
の電力を供給する為の端子である。また、Ｇは駆動回路
部２への信号を入力する為の端子である。第１図及び第
５図の実施例で述べた通り、端子E1,E2間には数百Ｖの
電圧が印加され、しかも、出力段素子部１のスイツチ素
子がオン，オフを繰り返す毎にこの電圧がパルス状に変
化する。一方、端子Ｇには信号回路４からの微弱信号が
入力されるため、他部からの雑音に対する耐量が小さい
部分である。また、VCC,E2′の端子間には駆動回路部２
に供給する電圧が印加されているが、この電圧は一般に
５〜15V程度と小さく、しかも流れる電流は端子E1,E2に
比べて1/10以下であることが多い。従つて、最も雑音を
外部に放出する端子はE1又はE2であり、端子ＧはE1,E2
の端子とできるだけ離して設け、雑音による誤動作の防
止を図る必要がある。そこで、E1,E2端子とＧ端子間
に、雑音発生の少ないVCC,E2′端子を設けることで、
E1,E2端子から発生する雑音がＧ端子に与える影響を低
減する様にしたものである。この様に、本実施例によれ
ば、電磁雑音による誤動作の影響を低減できる効果があ
る。
に示した単位セル５から外部に引出す端子の位置を示し
たものである。図において、E1,E2は出力段素子部１内
のスイツチ素子Ｑの主電極端子であり、VCC,E2′は単位
セル５内の駆動回路部２に出力段素子部１を駆動する為
の電力を供給する為の端子である。また、Ｇは駆動回路
部２への信号を入力する為の端子である。第１図及び第
５図の実施例で述べた通り、端子E1,E2間には数百Ｖの
電圧が印加され、しかも、出力段素子部１のスイツチ素
子がオン，オフを繰り返す毎にこの電圧がパルス状に変
化する。一方、端子Ｇには信号回路４からの微弱信号が
入力されるため、他部からの雑音に対する耐量が小さい
部分である。また、VCC,E2′の端子間には駆動回路部２
に供給する電圧が印加されているが、この電圧は一般に
５〜15V程度と小さく、しかも流れる電流は端子E1,E2に
比べて1/10以下であることが多い。従つて、最も雑音を
外部に放出する端子はE1又はE2であり、端子ＧはE1,E2
の端子とできるだけ離して設け、雑音による誤動作の防
止を図る必要がある。そこで、E1,E2端子とＧ端子間
に、雑音発生の少ないVCC,E2′端子を設けることで、
E1,E2端子から発生する雑音がＧ端子に与える影響を低
減する様にしたものである。この様に、本実施例によれ
ば、電磁雑音による誤動作の影響を低減できる効果があ
る。
第７図に他の実施例を示す。図では、第６図の単位セ
ルを並列接続した場合の各端子の状態を示している。単
位セル５同志を隣接した時に、左，右に配置される単位
セル同志の対応する電極が接続されるためには、単位セ
ル５は第６に示される様に左，右に各電極を設ける必要
がある。更に、これ等の端子が隣接する単位セルの端子
と確実に接続される様に、対応する端子同志が重なりを
持たせる必要がある。このためには、単位セル５の左，
右に設ける各端子は、単位セル５の境界から突出したも
のでなければならない。更に、端子E1,E2には他の端子
を流れる電流に比べて大きな電流が流れる為、他の端子
よりも広い幅の端子とすることも重要である。また、端
子E1,E2は、隣接する単位セル５の対応する端子と接続
する場合、他の端子に比べて端子同志の重なりが大きく
なる様な構成として、接続部の接触抵抗の低減を図るこ
とも重要である。この様な端子を単位セル５に持たせる
ことによつて、並列接続化が容易になると共に、隣接す
る単位セル間での対応する端子同志の接続が確実とな
り、更に負荷電流を通流させる端子での損失を低減でき
る効果がある。
ルを並列接続した場合の各端子の状態を示している。単
位セル５同志を隣接した時に、左，右に配置される単位
セル同志の対応する電極が接続されるためには、単位セ
ル５は第６に示される様に左，右に各電極を設ける必要
がある。更に、これ等の端子が隣接する単位セルの端子
と確実に接続される様に、対応する端子同志が重なりを
持たせる必要がある。このためには、単位セル５の左，
右に設ける各端子は、単位セル５の境界から突出したも
のでなければならない。更に、端子E1,E2には他の端子
を流れる電流に比べて大きな電流が流れる為、他の端子
よりも広い幅の端子とすることも重要である。また、端
子E1,E2は、隣接する単位セル５の対応する端子と接続
する場合、他の端子に比べて端子同志の重なりが大きく
なる様な構成として、接続部の接触抵抗の低減を図るこ
とも重要である。この様な端子を単位セル５に持たせる
ことによつて、並列接続化が容易になると共に、隣接す
る単位セル間での対応する端子同志の接続が確実とな
り、更に負荷電流を通流させる端子での損失を低減でき
る効果がある。
本発明半導体装置の設計支援システムの実施例を第３
図及び第５図を用いて述べる。第２図に示した単位セル
における出力段素子部１の電流容量をIuとする。また、
負荷に通流すべき電流の最大値をI0maxとする。第２図
に示した様な単位セルを演算手段を含む情報処理装置を
用いて自動的に配線手段を配慮して、半導体装置を設計
するシステム又は、単位セルを演算手段を含む情報処理
装置を用いて自動的に単位セル数を計算して、単位セル
を自動的に配置して半導体装置を設計するシステムで
は、必要とする単位セル５の並列接続数をｎとすれば、
ｎは次式で示される。
図及び第５図を用いて述べる。第２図に示した単位セル
における出力段素子部１の電流容量をIuとする。また、
負荷に通流すべき電流の最大値をI0maxとする。第２図
に示した様な単位セルを演算手段を含む情報処理装置を
用いて自動的に配線手段を配慮して、半導体装置を設計
するシステム又は、単位セルを演算手段を含む情報処理
装置を用いて自動的に単位セル数を計算して、単位セル
を自動的に配置して半導体装置を設計するシステムで
は、必要とする単位セル５の並列接続数をｎとすれば、
ｎは次式で示される。
ｎ≧I0max/Iu ……（２） すなわち、（２）式のｎが整数で得られ、しかも並列
接続した各単位セル５に、負荷電流I0が理想的に分流す
る場合、ｎはI0max/Iuに等しく設定できる。しかし、
（２）式のI0max/Iuが少数で得られた場合、単位セル５
を更に分割することはできない為に、少数点以下を切り
上げて整数化したｎを並列接続数として選定する必要が
ある。また、単位セル間の電流も理想的には分流せず、
各セル各の電流には若干のアンバランスを生じる。この
様な点を考慮した場合、演算手段では（２）式で示され
るｎはI0max/Iuよりも大きな整数値に選定することが必
須となる。
接続した各単位セル５に、負荷電流I0が理想的に分流す
る場合、ｎはI0max/Iuに等しく設定できる。しかし、
（２）式のI0max/Iuが少数で得られた場合、単位セル５
を更に分割することはできない為に、少数点以下を切り
上げて整数化したｎを並列接続数として選定する必要が
ある。また、単位セル間の電流も理想的には分流せず、
各セル各の電流には若干のアンバランスを生じる。この
様な点を考慮した場合、演算手段では（２）式で示され
るｎはI0max/Iuよりも大きな整数値に選定することが必
須となる。
本実施例によれば、負荷電流が最大の場合にも並列接
続した各単位セルが過電流状態となることを防止でき、
信頼性を向上できる効果がある。
続した各単位セルが過電流状態となることを防止でき、
信頼性を向上できる効果がある。
第８図に本発明電源システムの実施例を示す。第８図
において、８−１は、第２図〜第７図の何れに示すた単
位セルが複数個並列接続された並列接続体であり、３相
インバータの１アームを構成する。８−２〜８−６はそ
れぞれ８−１と同一構成である単位セルの並列接続体で
あり、4,8−１〜８−６は夫々別々の半導体基板に集積
化される場合もあり、また、4,8−１〜８−６が単一の
半導体基板に集積化される場合もあり、さらにまた、4,
8−１〜８−６が２〜３個の半導体基板に集積化される
場合もある。VCC1は信号回路４及び並列接続体８−４〜
８−６を構成するそれぞれの単位セルに駆動用の電力を
供給するための電源であり、VCC2〜VCC4はそれぞれ並列
接続体８−１〜８−３を構成する単位セルに駆動用の電
力を供給するための電源である。９は並列接続体８−１
〜８−６及び信号回路４を同一半導体内に構成した三相
インバータICである。本IC9からは三相の出力が得ら
れ、モータ駆動用のインバータ等に広く用いられるもの
である。本インバータをその各アーム８−１〜８−６
は、第２図〜第７図の何れかに示した単位セルの並列接
続体で構成されるため、負荷電流の異なる用途にも８−
１〜８−６を構成する単位セルの並列接続数を変更する
だけで対応でき、短期間で種々の負荷電流に対応できる
三相インバータICを得ることができる効果がある。更
に、各アームを構成する単位セル間の電流をほぼ均一化
することができ、局部的な電流の集中を軽減できるた
め、信頼性を向上させ得る効果もある。また、各アーム
の単位セルを二つの群に分け、一つの群で負荷電流を検
出することもできるため、信頼性の向上及び高機能化を
図り得る効果もある。
において、８−１は、第２図〜第７図の何れに示すた単
位セルが複数個並列接続された並列接続体であり、３相
インバータの１アームを構成する。８−２〜８−６はそ
れぞれ８−１と同一構成である単位セルの並列接続体で
あり、4,8−１〜８−６は夫々別々の半導体基板に集積
化される場合もあり、また、4,8−１〜８−６が単一の
半導体基板に集積化される場合もあり、さらにまた、4,
8−１〜８−６が２〜３個の半導体基板に集積化される
場合もある。VCC1は信号回路４及び並列接続体８−４〜
８−６を構成するそれぞれの単位セルに駆動用の電力を
供給するための電源であり、VCC2〜VCC4はそれぞれ並列
接続体８−１〜８−３を構成する単位セルに駆動用の電
力を供給するための電源である。９は並列接続体８−１
〜８−６及び信号回路４を同一半導体内に構成した三相
インバータICである。本IC9からは三相の出力が得ら
れ、モータ駆動用のインバータ等に広く用いられるもの
である。本インバータをその各アーム８−１〜８−６
は、第２図〜第７図の何れかに示した単位セルの並列接
続体で構成されるため、負荷電流の異なる用途にも８−
１〜８−６を構成する単位セルの並列接続数を変更する
だけで対応でき、短期間で種々の負荷電流に対応できる
三相インバータICを得ることができる効果がある。更
に、各アームを構成する単位セル間の電流をほぼ均一化
することができ、局部的な電流の集中を軽減できるた
め、信頼性を向上させ得る効果もある。また、各アーム
の単位セルを二つの群に分け、一つの群で負荷電流を検
出することもできるため、信頼性の向上及び高機能化を
図り得る効果もある。
小形モータ等では、システム小形化を図るため、イン
バータ部をモータに内蔵させる動向にあり、この為には
インバータ部を第８図の如く集積化して、小形化にする
ことが重要である。本実施例は高信頼性，高機能化，超
小形化という各種電源システムの要求を全て満たすもの
であり、更に用途に対応したICを短期間で得ることがで
きる効果がある。
バータ部をモータに内蔵させる動向にあり、この為には
インバータ部を第８図の如く集積化して、小形化にする
ことが重要である。本実施例は高信頼性，高機能化，超
小形化という各種電源システムの要求を全て満たすもの
であり、更に用途に対応したICを短期間で得ることがで
きる効果がある。
本発明によれば、電流容量の異なる用途にも適用でき
る半導体装置を得ることができる。
る半導体装置を得ることができる。
また、本発明によれば、この様な半導体装置を簡単に
設計し得る設計支援システムを得ることができる。
設計し得る設計支援システムを得ることができる。
また、本発明によれば、汎用性のある電源システムを
得ることができる。
得ることができる。
第１図は本発明半導体装置の一実施例を示す図、第２図
は本発明の単位セルのデバイス構成例を示す図、第３図
から第７図は本発明半導体装置の他の実施例を示す図、
第８図は本発明半導体装置を用いた電源システムを示す
図である。 １……出力段素子部、２……駆動回路部、Ｅ……主電
源、VCC……制御用電源、５……単位セル。
は本発明の単位セルのデバイス構成例を示す図、第３図
から第７図は本発明半導体装置の他の実施例を示す図、
第８図は本発明半導体装置を用いた電源システムを示す
図である。 １……出力段素子部、２……駆動回路部、Ｅ……主電
源、VCC……制御用電源、５……単位セル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/567 (72)発明者 叶田 玲彦 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 遠藤 常博 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 森 睦宏 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内
Claims (11)
- 【請求項１】一対の主端子間の電流路が負荷に接続さ
れ、制御端子を有する出力段素子と、該出力段素子の制
御端子に接続され、入力端子に印加される入力信号に応
答して上記出力段素子を駆動する駆動回路とからなるＭ
個（Ｍ≧２）の単位セルと、 上記Ｍ個の単位セルの内の所望のＮ個（２≦Ｎ≦Ｍ）の
単位セルの一対の主端子間の電流路を並列に接続し、か
つ、上記Ｎ個の単位セルの入力端子を共通に接続する配
線手段とが、 単一の半導体基板に集積化されたことを特徴とする半導
体装置。 - 【請求項２】一対の主端子間の電流路が負荷に接続さ
れ、入力端子を有するＭ個（Ｍ≧２）の出力段回路と、 外部からの信号に応答して上記Ｍ個の出力段回路の入力
端子に印加されるべき駆動信号を出力端子に出力する信
号回路と、 上記Ｍ個の出力段回路の内の所望のＮ個（２≦Ｎ≦Ｍ）
の出力段回路の一対の主端子間の電流路を並列に接続
し、かつ、上記信号回路の上記出力端子と上記Ｎ個の出
力段回路の入力端子とを共通に接続する配線手段とが、 単一の半導体基板に集積化されたことを特徴とする半導
体装置。 - 【請求項３】一対の主端子間の電流路が負荷と第１の電
源とに直列に接続され、制御端子を有する出力段素子
と、入力端子に印加される入力信号に応答して上記第１
の電源とは異なる第２の電源と上記出力段素子の制御端
子との間の電流路を形成して上記出力段素子を駆動する
駆動回路とからなる複数個の単位セルと、 上記複数個の単位セルの一対の主端子間の電流路を並列
に接続し、かつ、上記入力端子を共通に接続する配線手
段とが、 単一の半導体基板に集積化されたことを特徴とする半導
体装置。 - 【請求項４】一対の主端子間の電流路が負荷に接続さ
れ、制御端子を有する出力段素子と、 入力端子に印加される入力信号に応答して第１の電源端
子と上記出力段素子の制御端子との間の電流路を形成し
て上記出力段素子をオンさせる第１の駆動素子及び上記
入力端子に印加される入力信号に応答して第２の電源端
子と上記出力段素子の制御端子との間の電流路を形成し
て上記出力段素子をオフさせる第２の駆動素子を備える
駆動回路と、 からなるＭ個（Ｍ≧２）の単位セルと、 上記Ｍ個の単位セルの内の所望のＮ個（２≦Ｎ≦Ｍ）の
単位セルの一対の主端子間の電流路を並列に接続し、か
つ、上記Ｎ個の単位セルの入力端子を共通に接続する配
線手段とが、 単一の半導体基板に集積化されたことを特徴とする半導
体装置。 - 【請求項５】上記第１の電源の出力電力が上記第２の電
源の出力電力より大きいことを特徴とする請求項３の半
導体装置。 - 【請求項６】上記複数の単位セルを、n1個の群とn2個の
群とに分割し、一方の群に負荷電流を、他方の群に負荷
電流を検出するための電流を通電することを特徴とする
請求項１から請求項４の何れかの半導体装置。 - 【請求項７】少なくとも一対の主電極と制御電極とを有
し、制御電極に入力される信号に応じて導通状態から非
導通状態へ、非導通状態から導通状態へとそれぞれ転じ
得る半導体素子において、 該半導体素子は、負荷に供給するための電流を通流する
出力段素子と、該出力段素子を駆動する為の駆動回路と
の接続体を単位セルとし、該単位セルの並列接続体で構
成されると共に、前記出力段素子を駆動するための電流
入力端子を備えたことを特徴とする半導体装置。 - 【請求項８】単位セルを互いに隣接して配置し、各端子
は、隣接した単位セル間でそれぞれ対応する端子同志が
接続され得る様に設けられたことを特徴とする請求項１
から請求項４の何れかの半導体装置。 - 【請求項９】負荷に供給すべき最大電流をI0,単位セル
内の出力段素子の電流容量をIuとする時、単位セルの並
列接続数ｎは、ｎ≧I0/Iuなる関係を実質的に満足する
様に設定する演算手段を有することを特徴とする請求項
１から請求項３の何れかの半導体装置の設計支援システ
ム。 - 【請求項１０】請求項１から請求項４の何れかの半導体
装置と、負荷とを備え、電源から供給される電力を、電
圧，周波数，電流のうち少なくとも一つを制御して前記
負荷に供給する電源システム。 - 【請求項１１】一対の主端子間の電流路が負荷に接続さ
れ、制御端子を有する出力段素子と、該出力段素子の制
御端子に接続され、入力端子に印加される入力信号に応
答して上記出力段素子を駆動する駆動回路とからなる複
数個の単位セルの内の所望の複数個の単位セルの一対の
主端子間の電流路を並列に接続し、かつ、上記複数個の
単位セルの入力端子を共通に電気的に接続しえる半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333988A JP2619466B2 (ja) | 1988-03-18 | 1988-03-18 | 半導体装置、半導体装置の設計支援システム及び半導体装置を用いた電源システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333988A JP2619466B2 (ja) | 1988-03-18 | 1988-03-18 | 半導体装置、半導体装置の設計支援システム及び半導体装置を用いた電源システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01238037A JPH01238037A (ja) | 1989-09-22 |
| JP2619466B2 true JP2619466B2 (ja) | 1997-06-11 |
Family
ID=13226381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6333988A Expired - Lifetime JP2619466B2 (ja) | 1988-03-18 | 1988-03-18 | 半導体装置、半導体装置の設計支援システム及び半導体装置を用いた電源システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619466B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6635544B2 (en) | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US7221011B2 (en) | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
| US6583663B1 (en) * | 2002-04-22 | 2003-06-24 | Power Integrations, Inc. | Power integrated circuit with distributed gate driver |
| US7468536B2 (en) | 2007-02-16 | 2008-12-23 | Power Integrations, Inc. | Gate metal routing for transistor with checkerboarded layout |
| US7557406B2 (en) | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
| US7595523B2 (en) | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
-
1988
- 1988-03-18 JP JP6333988A patent/JP2619466B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01238037A (ja) | 1989-09-22 |
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