JP2633010B2 - 化合物半導体素子の製造方法 - Google Patents
化合物半導体素子の製造方法Info
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- JP2633010B2 JP2633010B2 JP5350189A JP5350189A JP2633010B2 JP 2633010 B2 JP2633010 B2 JP 2633010B2 JP 5350189 A JP5350189 A JP 5350189A JP 5350189 A JP5350189 A JP 5350189A JP 2633010 B2 JP2633010 B2 JP 2633010B2
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- Japan
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- gaas
- layer
- interface
- compound semiconductor
- semiconductor device
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- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、絶縁体／化合物半導体接合を利用した化合
物半導体素子、とりわけGaAsを用いた超高速トランジス
タの製造方法に関するものである。
物半導体素子、とりわけGaAsを用いた超高速トランジス
タの製造方法に関するものである。
（従来の技術） 超高速トランジスタとして、絶縁膜／化合物半導体か
らなるMIS構造を用いた電界効果トランジスタGaAsMISFE
Tが有望視されているが、その実現する試みの一環とし
て、GaAsと単結晶弗化物膜、即ちCaF2からなるヘテロ構
造を用いたGaAsMISFETが製作されている（IEEE EDL−9,
No.10,1988“GaAs MISFET using CaF2 gate insulater
grown by MBE"）。
らなるMIS構造を用いた電界効果トランジスタGaAsMISFE
Tが有望視されているが、その実現する試みの一環とし
て、GaAsと単結晶弗化物膜、即ちCaF2からなるヘテロ構
造を用いたGaAsMISFETが製作されている（IEEE EDL−9,
No.10,1988“GaAs MISFET using CaF2 gate insulater
grown by MBE"）。
（発明が解決しようとする課題） このようなGaAsMISFETは、第２図（ａ）に示すよう
に、半絶縁性GaAs結晶（100）基板21上に（100）GaAs半
導体層22、更に（100）単結晶弗化物膜CaF225を分子線
エピタキシャル法（MBE法）により形成したヘテロ構造
を用い、所定のゲート電極26を形成する。
に、半絶縁性GaAs結晶（100）基板21上に（100）GaAs半
導体層22、更に（100）単結晶弗化物膜CaF225を分子線
エピタキシャル法（MBE法）により形成したヘテロ構造
を用い、所定のゲート電極26を形成する。
次に第２図（ｂ）に示すように、前記のゲート電極26
をマスクに用いてイオン注入を行い、自己整合的にソー
ス領域23a,ドレイン領域23bを形成し、更に、ソース電
極24a,ドレイン電極24bを形成することによって得られ
る。
をマスクに用いてイオン注入を行い、自己整合的にソー
ス領域23a,ドレイン領域23bを形成し、更に、ソース電
極24a,ドレイン電極24bを形成することによって得られ
る。
しかして、ゲート電極26に所定の正の電圧を印加する
とゲート電極下の第１の絶縁膜25近傍の第１の半導体層
22中に、電子を電流の担体とするｎ−チャネル27が形成
され、通常のFETの動作が実現される。
とゲート電極下の第１の絶縁膜25近傍の第１の半導体層
22中に、電子を電流の担体とするｎ−チャネル27が形成
され、通常のFETの動作が実現される。
しかし、この構造のGaAsMISFETでは、ゲート絶縁膜/G
aAs界面の界面準位密度の大幅な低減が困難で、理論的
に予測されるトランジスタの閾値電圧が実現されず、製
造バラツキも大きいという欠点がある。
aAs界面の界面準位密度の大幅な低減が困難で、理論的
に予測されるトランジスタの閾値電圧が実現されず、製
造バラツキも大きいという欠点がある。
本発明は、上記の欠点を改善するために提案されたも
ので、その目的は高品質な絶縁膜/GaAs界面に安定な結
合層を形成し、これによってGaAsMISFET等の化合物半導
体素子において、界面準位密度の低減化を図った製造方
法を提供することにある。
ので、その目的は高品質な絶縁膜/GaAs界面に安定な結
合層を形成し、これによってGaAsMISFET等の化合物半導
体素子において、界面準位密度の低減化を図った製造方
法を提供することにある。
（課題を解決するための手段） 上記の目的を達成するため、本発明は半導体素子の製
造において、半導体基板上に、閃亜鉛鉱型結晶構造を有
する化合物半導体からなる第１の半導体層を形成する工
程と、前記第１の半導体層上に、蛍石型結晶構造を有す
る第１の単結晶絶縁層を形成して、前記第１の半導体層
と第１の単結晶絶縁層との界面に結合安定層を形成する
工程とを含むことを特徴とする化合物半導体素子の製造
方法を発明の要旨とするものである。
造において、半導体基板上に、閃亜鉛鉱型結晶構造を有
する化合物半導体からなる第１の半導体層を形成する工
程と、前記第１の半導体層上に、蛍石型結晶構造を有す
る第１の単結晶絶縁層を形成して、前記第１の半導体層
と第１の単結晶絶縁層との界面に結合安定層を形成する
工程とを含むことを特徴とする化合物半導体素子の製造
方法を発明の要旨とするものである。
（作用） 本発明は原子層オーダの制御性に優れた分子線エピタ
キシャル成長法を用いて、化合物半導体と格子整合し、
且つ、化学的に安定な結合を界面に均一に形成すること
により界面準位密度の低減化を図ることができる作用を
有する。
キシャル成長法を用いて、化合物半導体と格子整合し、
且つ、化学的に安定な結合を界面に均一に形成すること
により界面準位密度の低減化を図ることができる作用を
有する。
（実施例） 次に本発明の実施例について説明する。なお、実施例
は一つの例示であって、本発明の精神を逸脱しない範囲
で、種々の変更あるいは改良を行いうることは言うまで
もない。
は一つの例示であって、本発明の精神を逸脱しない範囲
で、種々の変更あるいは改良を行いうることは言うまで
もない。
第１図は本発明の実施例を示す。
（ａ） 第１図（ａ）に示すように、半絶縁性GaAs（11
1）Ｂ基板11上に、GaAs層12をホモエピタキシャル成長
させ、引続き弗化カルシュウム・ストロンチュウCaxSr
1-xF2層13を分子線エピタキシャル法（MBE法）で形成す
る。これによってGaAs層12とCaxSr1-xF2層13との界面に
安定したCa−Asの結合層14を形成させる。
1）Ｂ基板11上に、GaAs層12をホモエピタキシャル成長
させ、引続き弗化カルシュウム・ストロンチュウCaxSr
1-xF2層13を分子線エピタキシャル法（MBE法）で形成す
る。これによってGaAs層12とCaxSr1-xF2層13との界面に
安定したCa−Asの結合層14を形成させる。
GaAs層12の成長条件は、基板温度650℃，成長速度約
0.6μm/h,膜厚0.7μｍ程度が標準的である。この層はア
ンドープ層で、不純物濃度が１〜５×1015個/cm3のｐ形
になっている。
0.6μm/h,膜厚0.7μｍ程度が標準的である。この層はア
ンドープ層で、不純物濃度が１〜５×1015個/cm3のｐ形
になっている。
第１の絶縁膜であるCaxSr1-xF2（ｘ＝0.5）13の膜厚
は60nmである。この膜厚は100nm程度以下であればクラ
ック発生を抑止でき、望ましい。CaxSr1-xF2層の成長に
は、高純度CaF2と弗化ストロンチュウムCrF2とをソース
として用いる。この種の弗化物薄膜が単結晶でGaAs基板
上にエピタキシャル成長することは良く知られている。
各ソースのセル温度を制御することにより、CaxSr1-xF2
におけるCaとSrの組成比を±５％以内の精度で任意の値
に設定し、基板のGaAsと格子整合させることができる。
は60nmである。この膜厚は100nm程度以下であればクラ
ック発生を抑止でき、望ましい。CaxSr1-xF2層の成長に
は、高純度CaF2と弗化ストロンチュウムCrF2とをソース
として用いる。この種の弗化物薄膜が単結晶でGaAs基板
上にエピタキシャル成長することは良く知られている。
各ソースのセル温度を制御することにより、CaxSr1-xF2
におけるCaとSrの組成比を±５％以内の精度で任意の値
に設定し、基板のGaAsと格子整合させることができる。
弗化膜混晶におけるカルシュウムとストロンチュウム
との組成比が1:（0.9〜1.2）であれば、室温から600℃
程度において、GaAs基板と格子整合が可能である。
との組成比が1:（0.9〜1.2）であれば、室温から600℃
程度において、GaAs基板と格子整合が可能である。
弗化物薄膜13の成長は、GaAs成長に用いるMBE成長室
と別に設けたMBE成長室で行うことも可能であるが、弗
化物/GaAs界面の汚染を避けるため、また、界面近傍のG
aAsの化学量論的組成を維持するために、GaAs成長終了
に引続き、同一成長室内で連続的に弗化物薄膜の成長を
行うことが望ましい。
と別に設けたMBE成長室で行うことも可能であるが、弗
化物/GaAs界面の汚染を避けるため、また、界面近傍のG
aAsの化学量論的組成を維持するために、GaAs成長終了
に引続き、同一成長室内で連続的に弗化物薄膜の成長を
行うことが望ましい。
単結晶絶縁膜CaxSr1-xF2の成長温度は550℃より高
く、例えば600℃に保つ。特に、弗化物薄膜成長初期に
この温度に維持することが重要である。この温度領域で
は、弗化物がGaAs表面で分解し、安定なAs−Ca結合が界
面に形成され、界面準位の原因となるダングリングボン
ド発生が抑止される。また、格子整合しているため、ダ
ングリングボンド発生抑止がより一層促進されることは
言うまでもない。界面準位密度は1011/cm2eVと低い。こ
れに対して、これより低塩（550℃）で形成した界面で
は、弗化物の分解は起きず、GaAsと弗化物との安定な化
学結合が形成されないため、たとえ格子整合していたと
しても、界面準位密度は1013/cm2eV程度と高くなる。
く、例えば600℃に保つ。特に、弗化物薄膜成長初期に
この温度に維持することが重要である。この温度領域で
は、弗化物がGaAs表面で分解し、安定なAs−Ca結合が界
面に形成され、界面準位の原因となるダングリングボン
ド発生が抑止される。また、格子整合しているため、ダ
ングリングボンド発生抑止がより一層促進されることは
言うまでもない。界面準位密度は1011/cm2eVと低い。こ
れに対して、これより低塩（550℃）で形成した界面で
は、弗化物の分解は起きず、GaAsと弗化物との安定な化
学結合が形成されないため、たとえ格子整合していたと
しても、界面準位密度は1013/cm2eV程度と高くなる。
界面では安定なCa−As結合が形成される効果は、500
℃程度の低温で界面形成を行った後、600〜800℃の高温
における１秒〜30分間の熱処理によっても得ることがで
きる。本実施例におけるFET製作には、650〜800℃、４
〜10秒のアニールを行った。
℃程度の低温で界面形成を行った後、600〜800℃の高温
における１秒〜30分間の熱処理によっても得ることがで
きる。本実施例におけるFET製作には、650〜800℃、４
〜10秒のアニールを行った。
（ｂ） 前述の方法で製作したCaxSr1-xF2/GaAs（111）
ヘテロ結晶を基板として用い、良く知られている通常の
GaAsMESFET製作に用いられている高融点金属ゲートセル
ファアラインプロセス（例えば、1981 ISSCC Technical
Digest“A self−aligned source/drain planar devic
e for ultra−high−speed GaAs MESFET VLST's"）を基
本的製作プロセスに採用することで、GaAsMISFETを製作
できる。第１の絶縁膜CaxSr1-xF213上に、全面にスパッ
タ法により高融点金属膜WSiを形成し、通常のRIE法を用
いレジストをマスクにゲート電極15を形成する（第１図
ｂ参照）。
ヘテロ結晶を基板として用い、良く知られている通常の
GaAsMESFET製作に用いられている高融点金属ゲートセル
ファアラインプロセス（例えば、1981 ISSCC Technical
Digest“A self−aligned source/drain planar devic
e for ultra−high−speed GaAs MESFET VLST's"）を基
本的製作プロセスに採用することで、GaAsMISFETを製作
できる。第１の絶縁膜CaxSr1-xF213上に、全面にスパッ
タ法により高融点金属膜WSiを形成し、通常のRIE法を用
いレジストをマスクにゲート電極15を形成する（第１図
ｂ参照）。
（ｃ） 次に第１図（ｃ）に示すように、ゲート電極を
マスクにｎ形不純物としてSiイオンをエネルギー50KeV,
ドーズ量４×1013cm-2でイオン注入し、更に活性化のた
めおよび界面安定化のために、高温のアニール、上述の
如く例えば650℃〜800℃、４〜10秒を行い、自己整合的
にソース領域14a,ドレイン領域14bを形成する。最後
に、ソース領域並びにドレイン領域と連接するAuGeNiか
らなるオーミック電極16a,16b、更にTi/Auからなる配線
用電極17a,17bを形成し、ｎ−チャネルのGaAsMISFETを
製作する。ゲート電極に所定の正の電圧を加えるとチャ
ネル18が形成される。
マスクにｎ形不純物としてSiイオンをエネルギー50KeV,
ドーズ量４×1013cm-2でイオン注入し、更に活性化のた
めおよび界面安定化のために、高温のアニール、上述の
如く例えば650℃〜800℃、４〜10秒を行い、自己整合的
にソース領域14a,ドレイン領域14bを形成する。最後
に、ソース領域並びにドレイン領域と連接するAuGeNiか
らなるオーミック電極16a,16b、更にTi/Auからなる配線
用電極17a,17bを形成し、ｎ−チャネルのGaAsMISFETを
製作する。ゲート電極に所定の正の電圧を加えるとチャ
ネル18が形成される。
本実施例の場合、前述のように絶縁膜13とGaAs12との
境界における結合が安定なCa−Asからなり、均一な層構
造からなることを、発明者らは、RHEED、光電子分光分
析により確認した。さらに、基板方位として（111）面
方位ないしそれに近接した面方位、ないしは結晶学的に
それと等価な面方を用いれば、第１の絶縁膜CaxSr1-xF2
膜13は（111）面の表面エネルギーが最小なため、層状
に成長することになる。このため、エピタキシャル成長
初期に良く見られるように島状成長する場合には、成長
が進むにつれて島が合体する際に合体境界に多量に結晶
欠陥が発生するが、その発生を効果的に抑止してヘテロ
界面を製作できる。このため本実施例のGaAsMISFETの閾
値電圧を0.9Vと制御することが容易になり、トランジス
タの製作保留まりを向上できる。また、トランジスタの
ゲートリーク電流も小さくできるため動作電力の低電力
化が可能になる。
境界における結合が安定なCa−Asからなり、均一な層構
造からなることを、発明者らは、RHEED、光電子分光分
析により確認した。さらに、基板方位として（111）面
方位ないしそれに近接した面方位、ないしは結晶学的に
それと等価な面方を用いれば、第１の絶縁膜CaxSr1-xF2
膜13は（111）面の表面エネルギーが最小なため、層状
に成長することになる。このため、エピタキシャル成長
初期に良く見られるように島状成長する場合には、成長
が進むにつれて島が合体する際に合体境界に多量に結晶
欠陥が発生するが、その発生を効果的に抑止してヘテロ
界面を製作できる。このため本実施例のGaAsMISFETの閾
値電圧を0.9Vと制御することが容易になり、トランジス
タの製作保留まりを向上できる。また、トランジスタの
ゲートリーク電流も小さくできるため動作電力の低電力
化が可能になる。
尚、実施例としてMISFETについて述べたが、本絶縁膜
を素子間の電気的な分離に用いた三次元構造素子にも使
えるのは勿論である。
を素子間の電気的な分離に用いた三次元構造素子にも使
えるのは勿論である。
更に、本実施例はCaxSr1-xF2/GaAsヘテロ構造とそれ
を用いたMISFETについて述べたが、基板結晶として同じ
閃亜鉛鉱型である（111）InPを用い、第１の半導体層に
（111）InPを、第１の絶縁層にInPと格子整合するSrF2
を用いても同様な効果が期待できる。
を用いたMISFETについて述べたが、基板結晶として同じ
閃亜鉛鉱型である（111）InPを用い、第１の半導体層に
（111）InPを、第１の絶縁層にInPと格子整合するSrF2
を用いても同様な効果が期待できる。
なお、第１の単結晶絶縁層は蛍石型結晶構造を有する
ものである。
ものである。
（発明の効果） 以上説明したように本発明によれば、絶縁膜／化合物
半導体界面の界面準位密度の大幅な低減化が可能となる
ため、これをMISFETのゲート絶縁膜として利用すれば、
FET閾値電圧の製作バラツキの低減による歩留まり向
上、低消費電力化並びに微細加工精度の向上、ゲート絶
縁膜薄膜化によるゲート長短縮化等が可能になり、GaAs
を始めとする化合物半導体を用いた超高速素子並びに相
補型回路の製造方法に与える効果が大である。また、絶
縁膜が単結晶であることから、この上に更に半導体層を
形成して、複雑な機能を有する三次元構造素子への利用
も可能である。また、絶縁膜をトンネル障壁として利用
し、共鳴トンネル効果等の量子効果を活用した新機能量
子効果素子の製造をも可能にすることができる。
半導体界面の界面準位密度の大幅な低減化が可能となる
ため、これをMISFETのゲート絶縁膜として利用すれば、
FET閾値電圧の製作バラツキの低減による歩留まり向
上、低消費電力化並びに微細加工精度の向上、ゲート絶
縁膜薄膜化によるゲート長短縮化等が可能になり、GaAs
を始めとする化合物半導体を用いた超高速素子並びに相
補型回路の製造方法に与える効果が大である。また、絶
縁膜が単結晶であることから、この上に更に半導体層を
形成して、複雑な機能を有する三次元構造素子への利用
も可能である。また、絶縁膜をトンネル障壁として利用
し、共鳴トンネル効果等の量子効果を活用した新機能量
子効果素子の製造をも可能にすることができる。
第１図は本発明の実施例、第２図は従来例を示す。 11……半絶縁性GaAs単結晶基板 12……アンドープGaAs半導体層 13……CaxSr1-xF2単結晶絶縁体薄膜 14a……ソース領域 14b……ドレイン領域 15……WSiゲート電極 16a,16b……AuGeNiオーミック電極 17a,17b……Ti/Au配線用電極 18……ｎ−チャネル 21……半絶縁性GaAs（100）基板 22……GaAs半導体層 23a……ソース領域 23b……ドレイン領域 24a,24b……AuGeNiオーミック電極 25……単結晶（100）弗化カルシュウム薄膜 26……WSiゲート電極 27……ｎ−チャネル
Claims (1)
- 【請求項１】半導体素子の製造において、 （ａ） 半導体基板上に、閃亜鉛鉱型結晶構造を有する
化合物半導体からなる第１の半導体層を形成する工程
と、 （ｂ） 前記第１の半導体層上に、蛍石型結晶構造を有
する第１の単結晶絶縁層を形成して、前記第１の半導体
層と第１の単結晶絶縁層との界面に結合安定層を形成す
る工程とを、 含むことを特徴とする化合物半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350189A JP2633010B2 (ja) | 1989-03-06 | 1989-03-06 | 化合物半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350189A JP2633010B2 (ja) | 1989-03-06 | 1989-03-06 | 化合物半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02232936A JPH02232936A (ja) | 1990-09-14 |
| JP2633010B2 true JP2633010B2 (ja) | 1997-07-23 |
Family
ID=12944574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5350189A Expired - Lifetime JP2633010B2 (ja) | 1989-03-06 | 1989-03-06 | 化合物半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633010B2 (ja) |
-
1989
- 1989-03-06 JP JP5350189A patent/JP2633010B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02232936A (ja) | 1990-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20090425 |
|
| EXPY | Cancellation because of completion of term |